Модули simm-30, sipp, simm-72
Модули SIMM (Single In-Line Memory Module) и SIPP (Single In-Line Pin Package) представляют собой небольшие печатные платы с односторонним краевым разъемом. Контактами модулей SIMM являются позолоченные (или покрытые специальным сплавом) площадки, расположенные на обеих поверхностях вдоль одной из сторон. Слово Single (одиночный) в названии подразумевает, что пары площадок на обеих сторонах эквивалентны (электрически соединяются между собой). У малораспространенных модулей SIPP контакты штырьковые (pin — иголка); эти контакты при необходимости можно припаять к площадкам модулей SIMM (такие контакты когда-то даже продавались в комплекте с модулями SIMM). Модули SIPP оказались непрактичными — их контакты не выдерживают транспортировки и многократной установки.
На модулях смонтированы микросхемы памяти в корпусах SOJ или TSOP, их адресные входы объединены. Количество и тип микросхем определяются требуемой разрядностью и объемом хранимых данных. Архитектура модулей обеспечивает возможность побайтного обращения, что существенно для записи (byte-write); выбор байт производится отдельным входом CAS# для каждого байта. Распространенные модули имеют напряжение питания 5 В, их параметры приведены в табл. 7.7.
Таблица 7.7 . Организация модулей SIMM
| Емкость, Мбайт | С паритетом | Без паритета | ||
| 30-pin | 72-pin | 30-pin | 72-pin | |
| 256 Кбайт | 256 К×9 | - | 256 К×8 | - |
| 1 | 1 М×9 | 256 К×36 | 1 М×8 | 256 К×32 |
| 2 | - | 512 К×36 | - | 512 К×32 |
| 4 | 4 М×9 | 1 М×36 | 4 М×8 | 1 М×32 |
| 8 | - | 2 М×36 | - | 2 М×32 |
| 16 | - | 4 М×36 | - | 4 М×32 |
| 32 | - | 8 М×36 | - | 8 М×32 |
| 64 | - | 16 М×36 | - | 16 М×32 |
По логической организации различают односторонние и двусторонние модули. У «односторонних» модулей микросхемы смонтированы на одной (передней) поверхности, у «двусторонних» двойной комплект — два банка — микросхем смонтирован на обеих сторонах платы. Эти названия не совсем точны, но имеют прочные позиции и иностранное происхождение (single side и double side). Часто встречаются модули, у которых на второй стороне смонтировано несколько микросхем, дополняющих набор первой стороны до требуемой разрядности (чаще там размещаются контрольные биты). Такие модули являются логически односторонними. У «истинно двусторонних» на обеих сторонах обычно симметрично расположены одинаковые комплекты микросхем.
«Короткие», или SIMM 30-pin , модули SIMM (старый тип) имеют 30 печатных выводов (рис. 7.11) и однобайтную организацию. Разводка выводов у модулей фирмы IBM (для компьютеров IBM PS/2) отличается от общепринятых стандартных. Различия делают несовместимыми модули с объемом более 1 Мбайт: модули IBM могут быть двусторонними (2 Мбайт), стандартные — только односторонними. Малораспространенные модули SIPP имеют 30 штырьковых выводов и совпадают по разводке со стандартными модулями SIMM 30-pin (SIMM-30). Применение однобайтных модулей особенно в 32-битных системных платах сильно сковывает свободу выбора объема памяти. Назначение выводов SIMM-30 и SIPP приведено в табл. 7.8.
Рис. 7.11 . Модули SIMM-30
Таблица 7.8 . Назначение выводов модулей SIPP и SIMM 30-pin
| Контакт | STD | IBM | Контакт | STD¹ | IBM² |
| +5 В | +5 В | DQ4 | DQ4 | ||
| CAS# | CAS# | МА8 | MAS | ||
| DQ0 | DQ0 | МА9 | MA9 | ||
| MA0 | MA0 | MA0 | RAS1# | ||
| MA1 | MA1 | DQ5 | DQ5 | ||
| DQ1 | DQ1 | WE# | WE# | ||
| MA2 | MA2 | GND | GND | ||
| MA3 | MA3 | DQ6 | DQ6 | ||
| GND | GND | N.C. | PD(GND) | ||
| DQ2 | DQ2 | DQ7 | DQ7 | ||
| MA4 | MA4 | PB-Out | PD(1M=GND) | ||
| MA5 | MA5 | RAS# | RAS0# | ||
| DQ3 | DQ3 | CAS-Parity# | N.C. | ||
| MA6 | MA6 | PB-In | PB-(In/Out) | ||
| MA7 | MA7 | +5B | +5B |
¹ STD — стандартный SIMM (SIPP).
² IBM — SIMM фирмы IBM.
«Длинные», или SIMM 72-pin (SIMM-72), модули SIMM имеют 72 печатных вывода (рис. 7.12, табл. 7.9) и 4-байтную организацию с возможностью независимого побайтного обращения по сигналам CASx#. По сигналам выборки строк биты данных делятся на два слова, DQ[0:15] выбираются сигналом RAS0# для первого банка и RAS1# для второго, DQ[16:31] выбираются соответственно сигналом RAS2# и RAS3#. В односторонних модулях (1, 4, 16, 64 Мбайт — 1 банк) используется только одна пара сигналов выборки RAS0# и RAS2#, в двусторонних (2, 8, 32 Мбайт — 2 банка) — две пары сигналов RAS#. Заметим, что использование всеми модулями обеих дар линий RAS# поддерживается не всеми системными платами. Контрольные биты модулей с паритетом по выборке приписываются к соответствующим байтам, в ЕСС-модулях возможны различные варианты. Модули без паритета имеют разрядность 32 бит, с паритетом — 36 бит, модули ЕСС — 36 или 40 бит. Модули ЕСС-36 и ЕСС-40 (ECC-optimised) не допускают побайтного обращения и существенно отличаются от 32-битных и паритетных модулей.
Рис. 7.12 . Модули SIMM-72
Таблица 7.9 . Назначение выводов модулей SIMM 72-pin
| Контакт | Назначение для модулей x32, Parity/ECC¹ | Контакт | Назначение для модулей x32, Parity/ECC¹ |
| GND | PQ1/DQ19 | ||
| DQ0/DQ0 | PQ3/DQ20 | ||
| DQ16/DQ1 | GND | ||
| DQ1/DQ2 | CAS0# | ||
| DQ17/DQ3 | 41² | CAS2#/MA10 | |
| DQ2/DQ4 | 42² | CAS3#/MA11 | |
| DQ18/DQ5 | CAS1# | ||
| DQ3/DQ6 | RAS0# | ||
| DQ19/DQ7 | RAS1# | ||
| +5В | 46² | (OE1#)/DQ21 | |
| 11² | (CAS-Parity#)/PD5 | WE# | |
| MA0 | 48² | Reserved/ECC | |
| MA1 | DQ8/DQ22 | ||
| MA2 | DQ24/DQ23 | ||
| MA3 | DQ9/DQ24 | ||
| MA4 | DQ25/DQ25 | ||
| MA5 | DQ10/DQ26 | ||
| MA6 | DQ26/DQ27 | ||
| 19² | МА10/ОЕ# | DQ11/DQ28 | |
| DQ4/DQ8 | DQ27/DQ29 | ||
| DQ20/DQ9 | DQ12/DQ30 | ||
| DQ5/DQ10 | DQ28/DQ31 | ||
| DQ21/DQ11 | +5B | ||
| DQ6/DQ12 | DQ29/DQ32 | ||
| DQ22/DQ13 | DQ13/DQ33 | ||
| DQ7/DQ14 | DQ30/DQ34 | ||
| DQ23/DQ15 | DQ14/DQ35 | ||
| MA7 | 64² | DQ31/DQ36 | |
| 29² | MA11(OE0#)/DQ16 | 65² | DQ15/DQ37 |
| +5В | 66² | (OE2#)/DQ38 | |
| МА8 | PD1 | ||
| МА9 | PD2 | ||
| 33² | RAS3#/NC | PD3 | |
| 34² | RAS2#/NC | PD4 | |
| PQ2/DQ17 | 71² | (OE3#)/DQ39 | |
| PQ0/DQ18 | GND |
¹ Модули ECC различных производителей могут отличаться по назначению выводов. Некоторые модули по выводам совпадают с паритетными, но могут различаться по связям контрольных бит с сигналами RASx# и CASx#.
² Могут существенно отличаться по назначению у модулей ЕСС. Сигналы DQ[36:39] имеются только в модулях ЕСС-40. В скобках приведены назначения выводов модулей фирмы IBM.
Сигналы модулей SIMM (табл. 7.10) в основном совпадают с сигналами микросхем динамической памяти. Для идентификации модулей предназначены сигналы PD[1:5]. По заземленным (на модуле) сигналам системная плата может распознать быстродействие (тип) и объем установленной памяти. Стандарт JEDEC для SIMM-72 определяет следующее назначение выводов (0 — заземлен, 1 — свободен):
♦ сигналы PD[1:2] (контакты 67, 68) — объем памяти модуля, Мбайт: 00=4, 11=8, 01=16, 10=32;
♦ сигналы PD[3:4] (контакты 69, 70) — время доступа, нс: 00=100, 10=80, 01=70, 11=60;
♦ сигнал PD5 может являться признаком ECC-модуля (заземленный контакт).
Таблица 7.10 . Сигналы модулей SIMM
| Сигнал | Назначение |
| MAi | Multiplexed Address — мультиплексированные линии адреса. Во время спада сигнала RAS# на этих линиях присутствует адрес строки, во время спада CAS# — адрес столбца. Модули SIMM объемом 16 Мбайт могут быть с симметричной (square — квадратной) организацией — 11 бит адреса строк и 11 бит адреса колонок или асимметричной — 12×10 бит соответственно |
| DQx | Data Bit — биты данных (объединенные входы и выходы) |
| PQx | Parity Bit — бит паритета x-го байта |
| PB-In, PB-Out | Parity Bit Input, Output — вход и выход микросхемы бита паритета (для SIPP PB-Out и SIMM-30). Для хранения паритета в этих модулях всегда используются микросхемы с однобитной организацией, у которых вход и выход разделен. Обычно эти контакты на модуле соединены |
| WE# | Write Enable — разрешение записи. При низком уровне сигнала во время спада CAS# выполняется запись в ячейку. Переход WE# в низкий уровень и обратно при высоком уровне CAS# переводит выходной буфер EDO DRAM в высокоимпедансное состояние |
| RASx# | Стробы выборки строк. Сигналы RAS0# и RAS1# используются соответственно для бит [0:15] и [16:31] первого банка, RAS1# и RAS3# — для бит [0:15] и [16:31] второго банка |
| CASx# | Стробы выборки столбцов, отдельные для каждого байта: CAS0# — DQ[0:7], PQ0; CAS1# — DQ[8:15], PQ1; CAS2# — DQ[16:23], PQ2; CAS3# — DQ[24:31], PQ3. В ECC-модулях возможно обращение только ко всему модулю по сигналам CAS0# и CAS1# |
| CAS-Parity# | Строб выборки столбцов для контрольных разрядов (редко используемый вариант) |
| OEx# | Output Enable — разрешение открытия выходного буфера. Эти выводы на системной плате обычно соединяются с логическим нулем, а для управления буфером используются сигналы RAS#, CAS# и WE#. На некоторых модулях SIMM могут отсутствовать |
| PD[1:5] | Presence Detect — индикаторы присутствия (обычно не используются) |
| N.C. | No Connection — свободный вывод |
Модули DIMM-168 и DIMM-184
Модуль памяти DIMM-168 (Dual-In-line-Memory Module) имеет 168 независимых печатных выводов, расположенных с обеих сторон (контакты 1-84 — с фронтальной стороны, 85-168 — с тыльной). Разрядность шины данных — 8 байт, организация рассчитана на применение в компьютерах с четырех- и восьмибайтной шиной данных. Конструкция и интерфейс модулей соответствует стандарту JEDEC 21-C. Модули устанавливаются на плату вертикально в специальные разъемы (слоты) с ключевыми перегородками, задающими допустимое питающее напряжение и тип (поколение) применимых модулей. Модули выпускаются для напряжения питания 3,3 и 5 В. Вид модулей и сочетания ключей представлены на рис. 7.13. Толщина модулей с микросхемами в корпусах SOJ не превышает 9 мм, в корпусах TSOP — 4 мм.
Рис. 7.13 . Модули DIMM: а — вид модуля DIMM-168, б — ключи для модулей первого поколения, в — ключи для модулей второго поколения, г — вид модуля DIMM-184
По внутренней архитектуре модули близки к SIMM-72, но имеют удвоенную разрядность и, соответственно, удвоенное количество линий CAS#. Также удвоено число сигналов разрешения записи и разрешения выходных буферов, что позволяет организовывать модули в виде двух 4-байтных банков с возможностью их чередования (Bank Interleaving). Модули могут иметь разрядность 64, 72 или 80 бит, дополнительные разряды 72-битных модулей организуются либо по схеме контроля паритета (приписываясь к соответствующим байтам), либо по схеме ЕСС; 80-битные — только по схеме ЕСС.
Модули DIMM первого поколения (по IBM) были ориентированы на асинхронную память (FPM, EDO и BEDO); по архитектуре они напоминают SIMM-72. В модулях применяется параллельная идентификация — параметры быстродействия и объема передаются через 8 буферизованных выводов идентификации (Presence Detect pins). Модули первого поколения не получили широкого распространения, поскольку не принесли принципиальных новшеств в подсистему памяти.
Модули второго поколения отличаются тем, что позволяют использовать микросхемы как асинхронной (FPM и EDO), так и синхронной динамической памяти (SDRAM). Внешне они похожи на модули первого поколения, но отличаются ключом, не допускающим ошибочную установку. Унифицированное назначение выводов позволяет в одни и те же слоты устанавливать как модули DRAM; так и SDRAM. Нумерация бит данных единая для всех типов организации — контрольные биты CBx имеют отдельную нумерацию, их наличие зависит от организации (паритет, ЕСС-72, ЕСС-80).
Модули с любой организацией используют побайтное распределение информационных бит по сигналам CASx# (табл. 7.11), распределение контрольных бит представлено в табл. 7.12. Младший бит адреса приходит по одной линии на все микросхемы модуля. Сигналы управления модулей SDRAM значительно отличаются от модулей DRAM. Исполняемая операция SDRAM определяется сигналами RAS#, CAS# и WE#, синхронизируемыми по фронту соответствующих сигналов CKx. Назначение сигналов модулей приведено в табл. 7.13, назначение выводов модулей DRAM — в табл. 7.14, SDRAM — в табл. 7.15.
Таблица 7.11 . Организация информационных и управляющих сигналов для модулей DIMM-168 второго поколения
| Линии CAS# (DQMB для SDRAM) | |||||||||
| Биты данных | 0-7 | 8-15 | 16-23 | 24-31 | 32-39 | 40-47 | 48-55 | 56-63 | |
| Сигналы для банка 0 DRAM | OE0#, WE0#, RAS0# | ОЕ2#, WE2#, RAS2# | |||||||
| Сигналы для банка 1 DRAM | OE0#, WE0#, RAS1# | ОЕ2#, WE2#, RAS3# | |||||||
| Сигналы для банка 0 SDRAM | CKE0 | CKE0 | CKE0 | CKE0 | CKE0 | CKE0 | CKE0 | CKE0 | |
| S0# | S0# | S2# | S2# | S0# | S0# | S2# | S2# | ||
| CK0 | CK1 | CK2 | CK3 | CK0 | CK1 | CK2 | CK3 | ||
| Сигналы для банка 1 SDRAM | CKE1 | CKE1 | CKE1 | CKE1 | CKE1 | CKE1 | CKE1 | CKE1 | |
| S1# | S1# | S3# | S3# | S1# | S1# | S3# | S3# | ||
| CK0 | CK1 | CK2 | CK3 | CK0 | CK1 | CK2 | CK3 |
Таблица 7.12 . Связь контрольных бит с управляющими сигналами для модулей DIMM-168 второго поколения
| Организация (разрядность микросхем DRAM) | Линии CAS# (DQMB для SDRAM) | |||||||
| 0 | ||||||||
| Контрольные биты | ||||||||
| 72-бит Parity | ||||||||
| 72-бит ЕСС, (x4 x16/x4) | - | 0-3 | - | - | - | 4-7 | - | - |
| 72-бит ЕСС, (x8) | - | 0-7 | - | - | - | - | - | - |
| 72-бит ЕСС, (x18) | ||||||||
| 80-бит ЕСС, (x4) | - | 0-3 | 8-11 | - | - | 4-7 | 12-15 | |
| 80-бит ЕСС, (x8, х16) | - | 0-7 | - | - | - | 8-15 | - | - |
Таблица 7.13 . Сигналы модулей DIMM-168 второго поколения и DIMM-184
| Сигнал | Назначение | |
| Общие сигналы для FPM, EDO, BEDO и SDRAM | ||
| RAS[0:3]#, RAS# | Row Address Strobe — стробы выборки строк | |
| CAS[0:7]# CAS# | Column Address Strobe — стробы выборки столбцов | |
| WE0#, WE2# | Read/Write Input — сигналы разрешения записи, раздельные для банков | |
| OE0#, OE2# | Output Enable — сигналы разрешения выходных буферов, раздельные для банков | |
| A[0:13] | Address Inputs — мультиплексированная шина адреса | |
| DQ[0:63] | Data Input/Output — биты данных | |
| CB[0:15] | Check Bit Data Input/Output — контрольные биты, отсутствуют в 64-битных модулях. В 72-битных модулях отсутствуют CB[8:15] | |
| SCL | Serial Presence Detect Clock синхронизация интерфейса идентификации I²C | |
| SDA | Serial Presence Detect Data — данные интерфейса идентификации I²C | |
| SA[0:2] | Serial Presence Detect Address — адрес модуля в интерфейсе I²C, задается коммутацией выводов гнезд для модулей на уровни логических «0» и «1» | |
| WP | Write Protect — защита записи в EEPROM | |
| VCC | Power — питание (+5 или +3,3 В) | |
| VSS | Ground — общий провод | |
| NC | No Connect — неиспользуемый (свободный) контакт | |
| DU | Don't Use — запрещенный к использованию контакт | |
| Специфические сигналы SDRAM | ||
| DQMB0-DQMB7 | Data Mash Byte — маски байт (синхронизируются по фронту CK). Высокий уровень во время операции чтения переводит выходные буферы соответствующего байта в высокоимпедансное состояние с задержкой на 2 такта, операция записи блокируется без задержки | |
| S0#, S1#, S2#, S3# | Select — разрешение (низким уровнем) декодирования команд микросхемами SDRAM соответствующих банков. При высоком уровне новые команды игнорируются, но выполнение предыдущей не прерывается | |
| CK[0:3] | Clock Inputs — тактовые импульсы системной шины, положительный перепад синхронизируют все входные сигналы (кроме CKE) | |
| CKE0, CKE1 | Clock Enables — разрешение синхронизации (высокий уровень) для банков микросхем. Низкий уровень переводит в режим пониженного потребления или саморегенерации | |
| A[0:9], А[11:13] A10/АР | Address Inputs, Address Input 10/Autoprecharge — в цикле команды активации банка А[0:13] определяют адрес строки (по подъему CK). В цикле команды чтения или записи А[0:8] определяют адрес столбца, АР используется для указания (высоким уровнем) на операцию автопредзаряда (autoprecharge) банка А (BA0=0) или В (BA1=1) по окончании текущего пакетного цикла. В цикле команды предзаряда при высоком уровне АР предзаряд осуществляется в обоих банках, при низком — только в банке, определяемом линией BA0 | |
| BA0, BA1 | SDRAM Bank Address — выбор внутреннего банка микросхемы SDRAM (использует линии, назначенные на адреса А11, A12 модулей DRAM) | |
| REGE | Register Enable — разрешение синхронной работы регистров управляющих и адресных сигналов. При высоком уровне регистр защелкивает сигналы по фронту CK, а микросхемы памяти зафиксируют эти значения в следующем такте. При низком уровне регистр работает в режиме буфера (допустимо лишь для 66 МГц) | |
| Дополнительные сигналы модулей DOR SDRAM | ||
| DQS[0:17] | Двунаправленные стробы данных, формируемые источником | |
| CK# | Инверсный вход синхронизации (пара к CK) | |
| VREF | Вход опорного напряжения интерфейса SSTL_2 | |
| RESET# | Вход асинхронного сброса регистра | |
| VDDQ | Питание выходных буферов микросхем | |
| VDD | Питание ядра микросхем | |
| VDDSPD | Питание микросхемы последовательной идентификации | |
| VDDID | Вход VDD identification flag | |
Таблица 7.14 . Назначение выводов DIMM-168 DRAM второго поколения
| Контакт | Цепь | Контакт | Цепь | Контакт | Цепь | Контакт | Цепь |
| VSS | VSS | VSS | VSS | ||||
| DQ0 | DQ32 | OE2# | DU | ||||
| DQ1 | DQ33 | RAS2# | RAS3# | ||||
| DQ2 | DQ34 | CAS2# | CAS6# | ||||
| DQ3 | DQ35 | CAS3# | CAS7# | ||||
| VCC | VCC | WE2# | DU | ||||
| DQ4 | DQ36 | VCC | VCC | ||||
| DQ5 | DQ37 | CB10 | CB14 | ||||
| DQ6 | DQ38 | CB11 | CB15 | ||||
| DQ7 | DQ39 | CB2 | CB6 | ||||
| DQ8 | DQ40 | CB3 | CB7 | ||||
| VSS | VSS | VSS | VSS | ||||
| DQ9 | DQ41 | DQ16 | DQ48 | ||||
| DQ10 | DQ42 | DQ17 | DQ49 | ||||
| DQ11 | DQ43 | DQ18 | DQ50 | ||||
| DQ12 | DQ44 | DQ19 | DQ51 | ||||
| DQ13 | DQ45 | VCC | VCC | ||||
| VCC | VCC | DQ20 | DQ52 | ||||
| DQ14 | DQ46 | NC¹ | NC¹ | ||||
| DQ15 | DQ47 | DU | DU | ||||
| СВ0 | CB4 | NC | NC | ||||
| CB1 | CB5 | VSS | VSS | ||||
| VSS | VSS | DQ21 | DQ53 | ||||
| CB8 | CB12 | DQ22 | DQ54 | ||||
| CB9 | CB13 | DQ23 | DQ55 | ||||
| VCC | VCC | VSS | VSS | ||||
| WE0# | DU | DQ24 | DQ56 | ||||
| CAS0# | CAS4# | DQ25 | DQ57 | ||||
| CAS1# | CAS5# | DQ26 | DQ58 | ||||
| RAS0# | RAS1# | DQ27 | DQ59 | ||||
| OE0# | DU | VCC | VCC | ||||
| VSS | VSS | DQ28 | DQ60 | ||||
| А0 | A1 | DQ29 | DQ61 | ||||
| A2 | A3 | DQ30 | DQ62 | ||||
| A4 | A5 | DQ31 | DQ63 | ||||
| A6 | A7 | VSS | VSS | ||||
| A8 | A9 | NC | NC | ||||
| A10 | A11 | NC | NC | ||||
| A12 | A13 | NC | SA0 | ||||
| VCC | VCC | SDA | SA1 | ||||
| VCC | DU | SCL | SA2 | ||||
| DU | DU | VCC | VCC |
Таблица 7.15 . Назначение выводов DIMM-168 SDRAM
| Контакт | Цепь | Контакт | Цепь | Контакт | Цепь | Контакт | Цепь |
| VSS | VSS | VSS | VSS | ||||
| DQ0 | DQ32 | DU² | CKE0 | ||||
| DQ1 | DQ33 | S2# | S3# | ||||
| DQ2 | DQ34 | DQMB2 | DQMB6 | ||||
| DQ3 | DQ35 | DQMB3 | DQMB7 | ||||
| VCC | VCC | DU² | A13 | ||||
| DQ4 | DQ36 | VCC | VCC | ||||
| DQ5 | DQ37 | CB10 | CB14 | ||||
| DQ6 | DQ38 | CB11 | CB15 | ||||
| DQ7 | DQ39 | CB2 | CB6 | ||||
| DQ8 | DQ40 | CB3 | CB7 | ||||
| VSS | VSS | VSS | VSS | ||||
| DQ9 | DQ41 | DQ16 | DQ48 | ||||
| DQ10 | DQ42 | DQ17 | DQ49 | ||||
| DQ11 | DQ43 | DQ18 | DQ50 | ||||
| DQ12 | DQ44 | DQ19 | DQ51 | ||||
| DQ13 | DQ45 | VCC | VCC | ||||
| VCC | VCC | DQ20 | DQ52 | ||||
| DQ14 | DQ46 | NC¹ | NC¹ | ||||
| DQ15 | DQ47 | Vref | Vref | ||||
| СВ0 | CB4 | CKE1 | REGE | ||||
| CB1 | CB5 | VSS | VSS | ||||
| VSS | VSS | DQ21 | DQ53 | ||||
| CB8 | CB12 | DQ22 | DQ54 | ||||
| CB9 | CB13 | DQ23 | DQ55 | ||||
| VCC | VCC | VSS | VSS | ||||
| WE# | CAS# | DQ24 | DQ56 | ||||
| DQMB0 | DQMB4 | DQ25 | DQ57 | ||||
| DQMB1 | DQMB5 | DQ26 | DQ58 | ||||
| S0# | S1# | DQ27 | DQ59 | ||||
| DU² | RAS# | VCC | VCC | ||||
| VSS | VSS | DQ28 | DQ60 | ||||
| А0 | A1 | DQ29 | DQ61 | ||||
| A2 | A3 | DQ30 | DQ62 | ||||
| A4 | AS | DQ31 | DQ63 | ||||
| A6 | A7 | VSS | VSS | ||||
| AS | A9 | CK2 | CK3 | ||||
| A10(AP) | BA0 | NC¹ | NC¹ | ||||
| BA1 | A11 | WP | SA0 | ||||
| VCC | VCC | SDA | SA1 | ||||
| VCC | CK1 | SCL | SA2 | ||||
| CK0 | A12 | VCC | VCC |
¹ NC — не подключен
² DU — не использовать!
В модулях SDRAM вместо раздельных сигналов RAS[0:3]# для выбора банков (рядов микросхем) используются сигналы S0#, S1#, S2# и S3#; вместо CAS[0:7]# для выбора байтов — сигналы DQMB0-DQMB7; сигналы WE2#, OE0# и ОЕ2# не используются.
В модулях, начиная со второго поколения, применена последовательная идентификация параметров на двухпроводном интерфейсе (I²C) для чтения атрибутов (идентификации) из специальной конфигурационной памяти (обычно EEPROM 24С02), установленной на модулях.
168-pin Unbuffered DIMM — модули, у которых все цепи не буферизованы (одноименные адресные и управляющие сигналы микросхем соединены параллельно и заводятся прямо с контактов модуля). Эти модули сильнее нагружают шину памяти, но позволяют добиться максимального быстродействия. Они предназначены для системных плат с небольшим (1–4) количеством слотов DIMM или имеющих шину памяти, буферизованную на плате. Модули выполняются на микросхемах DRAM или SDRAM. Высота модулей не превышает 51 мм. Объем 8–512 Мбайт.
168-pin Registered DIMM — модули синхронной памяти (SDRAM), у которых адресные и управляющие сигналы буферизованы регистрами, синхронизируемыми тактовыми импульсами системной шины. По виду этот тип DIMM легко отличим — кроме микросхем памяти и EEPROM на них установлено несколько микросхем регистров-защелок. За счет регистров эти модули меньше нагружают шину памяти, что позволяет набирать больший объем памяти. Применение регистров повышает точность синхронизации и, следовательно, — тактовую частоту. Однако регистр вносит дополнительный такт задержки. Кроме того, на модулях может быть установлена микросхема ФАПЧ (PLL), формирующая тактовые сигналы для микросхем памяти и регистров-защелок. Это делается для разгрузки линий синхронизации, причем в отличие от обычной буферизации сигнала, вводящей задержку между входом и выходом, схема PLL обеспечивает синфазность выходных сигналов (их на выходе PLL несколько, каждый для своей группы микросхем) с опорным сигналом (линия CK0). Модули на 64 Мбайт могут быть и без схем PLL — в них линии CK[0:3] разводятся прямо на свои группы микросхем памяти. Регистры могут быть переведены в режим асинхронных буферов (только на 66 МГц), для чего на вход REGE нужно подать низкий уровень. Для модулей на 66 МГц возможна замена регистров асинхронными буферами.
Модули DIMM-184 предназначены для микросхем DDR SDRAM. По габаритам они аналогичны модулям DIMM-168, но у них имеются дополнительные вырезы по бокам (см. рис. 7.13, г ) и отсутствует левый ключ. Разрядность — 64 или 72 бит (ЕСС), имеются варианты с регистрами в адресных и управляющих цепях (Registered DDR SDRAM) и без них. Напряжение питания — 2,5 В. Идентификация последовательная. Состав сигналов в основном повторяет набор для DIMM SDRAM, назначение выводов приведено табл. 7.16. Модули отличаются большим количеством стробирующих сигналов DQSx — по линии на каждые 4 бита данных (DQS8 и DQS17 используются для стробирования контрольных битов). Вход тактовой частоты только один, но дифференциальный — раздачу сигналов по микросхемам памяти и регистрам осуществляет микросхема DLL.
Таблица 7.16 . Назначение выводов DIMM-184 DDR SDRAM
| Контакт | Цепь | Контакт | Цепь | Контакт | Цепь | Контакт | Цепь |
| VREF | DQS8 | VSS | VSS | ||||
| DQ0 | АО | DQ4 | DQS17 | ||||
| VSS | CB2 | DQ5 | A10 | ||||
| DQ1 | VSS | VDDQ | CB6 | ||||
| DQS0 | CB3 | DQS9 | VDDQ | ||||
| DQ2 | BA1 | DQ6 | CB7 | ||||
| VDD | DQ32 | DQ7 | VSS | ||||
| DQ3 | VDDQ | VSS | DQ36 | ||||
| NC | DQ33 | NC | DQ37 | ||||
| RESET# | DQS4 | NC | VDD | ||||
| VSS | DQ34 | A13 | DQS13 | ||||
| DQ8 | VSS | VDDQ | DQ38 | ||||
| DQ9 | BA0 | DQ12 | DQ39 | ||||
| DQS1 | DQ35 | DQ13 | VSS | ||||
| VDDQ | DQ40 | DQS10 | DQ44 | ||||
| DU | VDDQ | VDD | RAS# | ||||
| DU | WE# | DQ14 | DQ45 | ||||
| VSS | DQ41 | DQ15 | VDDQ | ||||
| DQ10 | CAS# | CKE1 | S0# | ||||
| DQ11 | VSS | VDDQ | S1# | ||||
| CKE0 | DQS5 | BA2 | DQS14 | ||||
| VDDQ | DQ42 | DQ20 | VSS | ||||
| DQ16 | DQ43 | A12 | DQ46 | ||||
| DQ17 | VDD | VSS | DQ47 | ||||
| DQS2 | DU | DQ21 | DU | ||||
| VSS | DQ48 | A11 | VDDQ | ||||
| A9 | DQ49 | DQS11 | DQ52 | ||||
| DQ18 | VSS | VDD | DQ53 | ||||
| A7 | DU | DQ22 | FETEN | ||||
| VDDQ | DU | A8 | VDD | ||||
| DQ19 | VDDQ | DQ23 | DQS15 | ||||
| A5 | DQS6 | VSS | DQ54 | ||||
| DQ24 | DQS0 | A6 | DQ55 | ||||
| VSS | DQ51 | DQ28 | VDDQ | ||||
| DQ25 | VSS | DQ29 | NC | ||||
| DQS3 | VDDID | VDDQ | DQ60 | ||||
| A4 | DQ56 | DQS12 | DQ61 | ||||
| VDD | DQ57 | A3 | VSS | ||||
| DQ26 | VDD | DQS0 | DOS16 | ||||
| DQ27 | DQS7 | VSS | DQ62 | ||||
| A2 | DQ58 | DQ31 | DQ63 | ||||
| VSS | DQ59 | CB4 | VDDQ | ||||
| A1 | VSS | CB5 | SA0 | ||||
| CB0 | WP | VDDQ | SA1 | ||||
| CB1 | SDA | CK0 | SA2 | ||||
| VDD | SCL | CK0# | VDDSPD |
Модули RIMM
Модули RIMM (Rambus Interface Memory Module), no форме похожие на обычные модули памяти (рис. 7.14), специально предназначены для памяти RDRAM. У них 30-проводная шина проходит вдоль модуля слева направо, и на эту шину без ответвлений напаиваются микросхемы RDRAM в корпусах BGA. Сигналы интерфейса модуля (табл. 7.17) соответствуют сигналам канала Rambus, но в их названии имеется еще приставка L (Left) и R (Right) для левого и правого вывода шины соответственно. Модуль RIMM содержит до 16 микросхем RDRAM, которые всеми выводами (кроме двух) соединяются параллельно. Микросхемы памяти закрыты пластиной радиатора. В отличие от SIMM и DIMM, у которых объем памяти кратен степени числа 2, модули RIMM могут иметь более равномерный ряд объемов — в канал RDRAM память можно добавлять хоть по одной микросхеме.
Рис. 7.14 . Модули RIMM
Таблица 7.17 . Назначение выводов RIMM
| Контакт | Цепь | Тип | Назначение |
| 116, 32 | SIO0, SIO1 | I/O CMOS | Serial I/O — последовательные данные обмена с управляющими регистрами |
| 34, 35, 42, 51, 53, 118, 119, 126, 135, 137 | VDD | Питание +2,5 В | |
| 1, 3, 5, 7, 9, 11, 13, 15, 17, 19, 21, 23, 25, 27, 29, 31, 33, 37, 38, 39, 41, 45, 48, 49, 52, 54, 56, 53, 60, 62, 64, 66, 68, 70, 72, 74, 76, 78, 80, 82, 84, 85, 87, 89, 91, 93, 95, 97, 99, 101, 103, 105, 107, 109, 111, 113, 115, 117, 121, 123, 125, 129, 132, 133, 138, 140, 142, 144, 146, 148, 150, 152, 154, 156, 158, 160, 162, 164, 166, 168 | GND | Общий | |
| 2, 86, 4, 88, 6, 90, 8, 92, 10 | LDQA8…LDQA0 | I/O RSL | Шина данных A |
| LCFM | I RSL | Синхронизация (+) от ведущего устройства (для приема данных) | |
| LCFMN | I RSL | Синхронизация (-) от ведущего устройства (для приема данных) | |
| 40, 12 | VREF | Пороговый уровень сигналов RSL (1,8 В) | |
| LCTMN | I RSL | Синхронизация (-) к ведущему устройству (для передачи данных) | |
| LCTM | I RSL | Синхронизация (+) к ведущему устройству (для передачи данных) | |
| 98, 16, 100 | LROW2…LROW0 | I RSL | Шина строк (для управляющей и адресной информации) |
| 18, 102, 20, 104, 22 | LCOL4…LCOL0 | I RSL | Шина столбцов (для управляющей и адресной информации) |
| 114, 30, 112, 28, 110, 26, 108, 24, 106 | LOQB8…LOQB0 | I/O RSL | Шина данных В |
| LCMD | I CMOS | Последовательные команды (для обмена с управляющими регистрами). Используется и для управления энергопотреблением | |
| LSCK | I CMOS | Синхронизация последовательных команд и данных (для обмена с управляющими регистрами) | |
| 83, 167, 81, 165, 79, | RDQA8…RDQA0 | I/O RSL | Шина данных А |
| RCFM | I RSL | Синхронизация (+) от ведущего устройства (для приема данных) | |
| RCFMN | I RSL | Синхронизация (-) от ведущего устройства (для приема данных) | |
| RCTMN | I RSL | Синхронизация (-) к ведущему устройству (для передачи данных) | |
| RCTM | I RSL | Синхронизация (+) к ведущему устройству (для передачи данных) | |
| 155, 69, 153 | RROW2…RROW0 | I RSL | Шина строк (для управляющей и адресной информации) |
| 67, 151, 65, 148, 63 | RCOL4…RCOL0 | I RSL | Шина столбцов (для управляющей и адресной ин Наши рекомендации |