D триггеры, работающие по фронту (динамические D триггеры)
Фронт сигнала синхронизации, в отличие от высокого (или низкого) потенциала, не может длиться продолжительное время. В идеальном случае длительность фронта импульса равна нулю. Поэтому в триггере, запоминающем входную информацию по фронту не нужно предъявлять требования к длительности тактового сигнала.
Динамический D триггер, запоминающий входную информацию по фронту, может быть построен из двух D триггеров, работающих по потенциалу (статических D триггеров). Сигнал синхронизации C будем подавать на статические D триггеры в противофазе. Схема триггера, запоминающего входную информацию по фронту (динамического D триггера) приведена на рисунке 5.1.
Рисунок 5.1. Схема динамического D триггера, работающего по фронту
Рассмотрим работу схемы триггера, приведенной на рисунке 5.1 подробнее. Для этого воспользуемся временными диаграммами, показанными на рисунке 5.2. На этих временных диаграммах обозначение Q' соответствует сигналу на выходе первого статического D триггера. Так как на вход синхронизации второго статического D триггера тактовый сигнал поступает через инвертор, то когда первый D триггер находится в режиме хранения, второй D триггер пропускает сигнал на выход схемы. И наоборот, когда первый D триггер пропускает сигнал с входа схемы на свой выход, второй D триггер находится в режиме хранения.
Рисунок 5.2. Временные диаграммы D триггера
Обратите внимание, что сигнал на выходе всей схемы D триггера в целом не зависит от сигнала на входе "D". Если первый D триггер пропускает сигнал данных со своего входа на выход, то второй статический D триггер в это время находится в режиме хранения и поддерживает на выходе предыдущее значение сигнала, то есть сигнал на выходе схемы тоже не может измениться.
В результате проведённого анализа временных диаграмм мы определили, что сигнал в схеме, приведенной на рисунке 5.1 запоминается только в момент изменения сигнала на синхронизирующем входе "C" с единичного потенциала на нулевой.
Динамические D триггеры выпускаются в виде готовых микросхем или входят в виде готовых блоков в составе больших интегральных схем, таких как базовый матричный кристалл (БМК) или программируемых логических интегральных схем (ПЛИС).
Условно-графическое обозначение динамического D триггера, запоминающего информацию по фронту тактового сигнала, приведено на рисунке 5.3.
Рисунок 5.3. Условно-графическое обозначение динамического D триггера
То, что триггер запоминает входной сигнал по фронту, отображается на условно-графическом обозначении треугольником, изображённым на выводе входа синхронизации. То, что внутри этого триггера находится два триггера, отображается в среднем поле условно-графического изображения двойной буквой T.
Иногда при изображении динамического входа указывают, по какому фронту триггер (или триггеры) изменяет своё состояние. В этом случае используется обозначение входа, как это показано на рисунке 4.
Рисунок 5.4. Обозначение динамических входов
На рисунке 5.4 (а) обозначен динамический вход, работающий по переднему (нарастающему) фронту сигнала. На рисунке 5.4( б) обозначен динамический вход, работающий по заднему (спадающему) фронту сигнала.
Промышленностью выпускаются готовые микросхемы, содержащие динамические триггеры. В качестве примера можно назвать микросхему 1533ТМ2. В этой микросхеме содержится сразу два динамических триггера. Они изменяют своё состояние по переднему (нарастающему) фронту сигнала синхронизации. Внутренняя схема D-триггеров, примененных в микросхеме 1533ТМ2, содержит дополнительные асинхронные входы R и S. Они позволяют принудительно записывать в D-триггер логический ноль или логическую единицу. Принципиальная схема одного триггера микросхемы 1533ТМ2 приведена на рисунке 5.5.
Рисунок 5.5 Принципиальная схема одного триггера микросхемы 1533ТМ2
Глава 6
T триггеры
T триггер — это счетный триггер. У T триггера имеется только один вход. После поступления на этот вход импульса, состояние T триггера меняется на прямо противоположное. Счётным он называется потому, что он как бы подсчитывает количество импульсов, поступивших на его вход. Жаль только, что считать этот триггерумеет только до одного. При поступлении второго импульса T триггер снова сбрасывается в исходное состояние.
T триггеры строятся только на базе двухступенчатых триггеров, подобных рассмотренному ранее D триггеру. Использование двух триггеров позволяет избежать неопределенного состояния схемы при разрешающем потенциале на входе синхронизации "C", так как счетные триггеры строятся при помощи схем с обратной связью
T триггер можно синтезировать из любого двухступенчатого триггера. Рассмотрим пример синтеза T триггера из динамического D триггера. Для того чтобы превратить D триггер в счётный, необходимо ввести цепь обратной связи с инверсного выхода этого триггера на вход, как показано на рисунке 6.1.
Рисунок 6.1. Схема T триггера, построенная на основе D триггера
Временная диаграмма T триггера приведена на рисунке 6.2. При построении этой временной диаграммы был использован триггер, работающий по заднему фронту синхронизирующего сигнала.
Рисунок 6.2. Временные диаграммы T триггера
Т-триггеры используются при построении схем различных счётчиков, поэтому в составе БИС различного назначения обычно есть готовые модули этих триггеров. Условно-графическое обозначение T триггера приведено на рисунке 6.3.
Рисунок 6.3. Условно-графическое обозначение T триггера
Существует еще одно представление T триггера. При разработке схем синхронных двоичных счетчиков важно осуществлять одновременную запись во все его триггеры. В этом случае вход T триггера служит только для разрешения изменения состояния на противоположное, а синхронизация производится отдельным входом "C". Подобная схема T триггера приведена на рисунке 6.4.
Рисунок 6.4. Схема синхронного T триггера, построенная на основе D триггера
Подобная схема счетного триггера может быть реализована и на JK триггере. Временная диаграмма синхронного T триггера приведена на рисунке 6.5, а его условно-графическое обозначение — на рисунке 6.
Рисунок 6.5. Временные диаграммы синхронного T триггера
Рисунок 6.6. Условно-графическое обозначение синхронного T триггера
Глава 7
Jk триггер
Прежде чем начать изучение jk триггера, вспомним принципы работы RS-триггера. Напомню, что в этом триггере есть запрещённые комбинации входных сигналов. Одновременная подача единичных сигналов на входы R и S запрещены. Очень хотелось бы избавиться от этой неприятной ситуации.
Таблица истинности jk триггера практически совпадает с таблицей истинности синхронного RS-триггера. Для того чтобы исключить запрещённое состояние, схема триггера изменена таким образом, что при подаче двух единиц jk триггер превращается в счётный триггер. Это означает, что при подаче на тактовый вход C импульсов jk триггер изменяет своё состояние на противоположное. Таблица истинности jk триггера приведена в таблице 7.1.
Таблица 7.1. Таблица истинности jk триггера.
| С | K | J | Q(t) | Q(t+1) | Пояснения |
| x | x | Режим хранения информации | |||
| x | x | ||||
| Режим хранения информации | |||||
| Режим установки единицы J=1 | |||||
| Режим записи нуля K=1 | |||||
| K=J=1 счетный режим триггера | |||||
Один из вариантов внутренней схемы JK-триггера приведен на рисунке 7.1.
Рисунок 7.1. Внутренняя схема jk триггера
Для реализации счетного режима в схеме jk триггера, приведенной на рисунке 7.1, введена перекрестная обратная связь с выходов второго триггера на входы R и S первого триггера. Благодаря этой обратной связи на входах R и S первого триггера никогда не может возникнуть запрещенная комбинация. При подаче на входы j и k логической единицы одновременно триггер переходит в счетный режим, подобно T триггеру.
Приводить временные диаграммы работы JK-триггера не имеет смысла, так как они совпадают с приведёнными ранее временными диаграммами RS- и T-триггера. Условно-графическое обозначениеJK-триггера приведено на рисунке 7.2.
Рисунок 7.2. Условно-графическое обозначение jk триггера
На этом рисунке приведено обозначение типовой цифровой микросхемы jk триггера, выполненной по ТТЛ технологии. В промышленно выпускающихся микросхемах обычно кроме входов jk триггера реализуются входы RS-триггера, которые позволяют устанавливать триггер в заранее определённое исходное состояние.
В названиях отечественных микросхем для обозначения jk триггера присутствуют буквы ТВ. Например, микросхема К1554ТВ9 содержит в одном корпусе два jk триггера. В качестве примеров иностранных микросхем, содержащих jk триггеры можно назвать такие микросхемы, как 74HCT73 или 74ACT109.
Так как jk триггер является универсальной схемой, то рассмотрим несколько примеров использования этого триггера. Начнем с примера использования JKтриггера в качестве обнаружителя коротких импульсов.
Рисунок 7.3. Схема обнаружения короткого импульса на jk триггере
В данной схеме при поступлении на вход "C" импульса триггер переходит в единичное состояние, которое затем может быть обнаружено последующей схемой (например, микропроцессором). Для того, чтобы привести схему в исходное состояние, необходимо подать на вход R уровень логического нуля.
Теперь рассмотрим пример построения на jk триггере ждущего мультивибратора. Один из вариантов подобной схемы приведен на рисунке 7.4.
Рисунок 7.4. Схема ждущего мультивибратора, собранного на jk триггере
Схема работает подобно предыдущей схеме. Длительность выходного импульса определяется постоянной времени RC цепочки. Диод VD1 предназначен для быстрого восстановления исходного состояния схемы (разряда емкости C). Если быстрое восстановление схемы не требуется, например, когда длительность выходных импульсов гарантированно меньше половины периода следования входных импульсов, то диод VD1 можно исключить из схемы ждущего мультивибратора.
В качестве последнего примера применения универсального jk триггера, рассмотрим схему счетного T-триггера. Схема счетного триггера приведена на рисунке 7.5.
Рисунок 7.5. Схема счетного триггера, построенного на jk триггере
В схеме, приведенной на рисунке 7.5, для реализации счетного режима работы триггера на входы J и K подаются уровни логической единицы. Если эти входы вывести в качестве отдельного входа, то они образуют отдельный вход разрешения счета T
Глава 8
Регистры
Регистром называется последовательное или параллельное соединение триггеров. Регистры обычно строятся на основе D триггеров. При этом для построения регистров могут использоваться как динамические (flip-flop), так и статические D-триггеры (защелки — lath).
Параллельные регистры
Параллельный регистр служит для запоминания многоразрядного двоичного (или недвоичного) слова. Количество триггеров, входящее в состав параллельного регистра определяет его разрядность. Схема четырёхразрядного параллельного регистра приведена на рисунке 8.1, а его условно-графическое обозначение — на рисунке 8.2.
Рисунок 8.1. Схема параллельного регистра
В условно-графическом обозначении возле каждого входа D указывается степень двоичного разряда, который должен быть запомнен в этом триггере регистра. Точно таким же образом обозначаются и выходы регистра. То, что микросхема является регистром, указывается в центральном поле условно-графического обозначения символами RG.
В приведённом на рисунке 8.2 условно-графическом обозначении параллельного регистра инверсные выходы триггеров не показаны. В микросхемах параллельных регистров инверсные выходы триггеров часто не выводятся наружу для экономии количества выводов корпуса.
Рисунок 8.2. Условно-графическое обозначение параллельного регистра
При записи информации в параллельный регистр все биты (двоичные разряды) должны быть записаны одновременно. Поэтому все тактовые входы триггеров, входящих в состав регистра, объединяются параллельно. Для уменьшения входного тока вывода синхронизации C на этом входе в качестве усилителя часто ставится инвертор.
Следует помнить, что назначение разрядов является условным. Если по каким либо причинам (например, с точки зрения разводки печатной платы) удобно изменить нумерацию разрядов, то это можно свободно сделать. При перенумерации входов регистров нужно не забывать, точно таким же образом, изменить номера выходов параллельного регистра.
Для реализации параллельного регистра можно использовать как триггеры с статическим, так и с динамическим входом синхронизации. В переводной литературе при использовании для построения параллельного регистра триггеров-защелок этот регистр, в свою очередь, называют регистром-защелкой.
При использовании регистров со статическим входом тактирования следует соблюдать осторожность, так как при единичном потенциале на входе синхронизации C. сигналы с входов регистра будут свободно проходить на его выходы. В таких случаях обычно используется двухтактная синхронизация, подобная рассмотренной в главе, посвященной использованию одновибраторов.
Промышленностью выпускаются четырёхразрядные и восьмиразрядные микросхемы параллельных регистров. Для построения восьмиразрядных микросхем обычно используются регистры со статическим входом синхронизации. В качестве примера можно назвать микросхемы К580ИР22 и 1533ИР33 (иностранный аналог 74ACT573).
При решении практических задач часто требуется разрядность параллельных регистров большая восьми. В таком случае можно увеличивать разрядность регистров параллельным соединением готовых микросхем. Принципиальная схема параллельного соединения четырёх регистров приведена на рисунке 8.3.
Рисунок 8.3. Увеличение разрядности параллельного регистра
В настоящее время параллельные регистры обычно являются частью более сложных цифровых устройств, таких как цифровые фильтры, ОЗУ, синтезаторы частот или схемы прямого цифрового синтеза DDS. Подобные схемы не реализуются на микросхемах средней интеграции, а являются частью больших интегральных микросхем (БИС), таких как микропроцессоры, ASIC или FPGA.
Глава 9