D триггеры, работающие по потенциалу (статические D триггеры)
В RS-триггерах для записи логического нуля и логической единицы требуются разные входы, что не всегда удобно. При записи и хранении данных один бит может принимать значение, как нуля, так и единицы. Для его передачи достаточно одного провода. Как мы уже видели ранее, сигналы установки и сброса триггера не могут появляться одновременно, поэтому можно объединить эти входы при помощи инвертора, как показано на рисунке 1.
Рисунок 3.1. Схема D триггера (защелки).
Такой триггер получил название D триггер. Название D триггера происходит от английского слова delay — задержка. Конкретное значение задержки определяется частотой следования импульсов синхронизации. Условно-графическое обозначение D триггера на принципиальных схемах приведено на рисунке 2.
Рисунок 3.2. Условно-графическое обозначение D триггера (защелки).
Таблица истинности D триггера достаточно проста, она приведена в таблице 1. Как видно из этой таблицы, этот триггер способен запоминать по синхросигналу и хранить один бит информации.
Таблица 3.1. Таблица истинности D триггера.
| С | D | Q(t) | Q(t+1) | Пояснения |
| x | Режим хранения информации | |||
| x | ||||
| x | Режим записи информации | |||
| x |
Нужно отметить, что в ТТЛ микросхемах самый распространённый элемент — это "2И-НЕ". Принципиальная схема D триггера на элементах "2И-НЕ" приведена на рисунке 3.3.
Рисунок 3.3 Принципиальная схема D триггера на элементах "2И-НЕ".
Подобные статические триггеры применяются очень часто. В качестве примера можно назвать микросхемы 555ТМ5 и 555ТМ7 (74ALS75). На подобных триггерах- защелках реализована микросхема 8-ми разрядного параллельного регистра 1533ИР33. Пример цоколевки микросхемы 555ТМ7 приведен на рисунке 3.4.
Рисунок 3.4. Цоколевка 4-х статических D-триггеров 1533ТМ7 (74ALS75).
В данном условно-графическом обозначении микросхемы К555ТМ7 входы синхронизации обозначены G от английского слова gate — затвор. В микросхеме размещены одновременно четыре статических триггера. При этом входы синхронизации у каждой пары (G1 и G2), (G3 и G4) оьбъединены в один вывод.
Расширить функциональные возможности синхронных триггеров можно добавлением асинхронных потенциальных входов. На практике чаще всего добавляют асинхронные потенциальные входы S и R записи в триггер логического нуля и единицы. Для этого в схеме статического триггера, приведенной на рисунке 3 добавим еще один вход в логических элементах "2И-НЕ", как это показано на рисунке 4.
Рисунок 3.5. Схема статического D-триггера с дополнительными входами R и S.
Условно-графическое изображение этого триггера приведено на рисунке 3.6.
Рисунок 3.6. Условно-графическое статического D-триггера с дополнительными входами R и S.
Ещё проще реализуется D триггер на КМОП логических элементах. В КМОП микросхемах вместо логических элементов "И" используются обычные транзисторные ключи. Схема D триггера приведена на рисунке 3.7.
Рисунок 3.7. Схема D триггера, реализованная на КМОП элементах.
При подаче высокого уровня синхросигнала C МОП-транзистор VT1 открывается и обеспечивает передачу сигнала с входа D на инверсный выход Q через инвертор D1. Транзистор VT2 при этом закрыт и отключает второй инвертор, собранный на транзисторах VT2 и VT3. При подаче низкого потенциала на вход C включается второй инвертор, который вместе с инвертором D1 и образует D триггер.
Во всех рассмотренных ранее схемах синхронных триггеров синхросигнал работает по уровню, поэтому триггеры называются триггерами, работающими по уровню или статическими триггерами. Ещё одно название статических D триггеров, пришедшее из иностранной литературы — триггеры-защёлки (latch). Легче всего объяснить появление этого названия по временной диаграмме, приведенной на рисунке 3.8.
Рисунок 3.8. Временная диаграмма статического D триггера (защелки).
Для формирования подобной временной диаграммы уже недостаточно механических ключей на входе схемы и логических пробников на светодиодах. Для формирования входных сигналов потребуются генераторы импульсов, а для наблюдения временных диаграмм к выходу схемы следует подключить многоканальный осциллограф.
По временной диаграмме, приведенной на рисунке 8 видно, что триггер-защелка хранит данные на выходе только при нулевом уровне на входе синхронизации. Если же на вход синхронизации подать активный высокий уровень, то напряжение на выходе триггера будет повторять напряжение, подаваемое на вход этого триггера.
Входное напряжение запоминается в статическом D триггере только в момент изменения уровня напряжения на входе синхронизации C с высокого уровня на низкий уровень. Входные данные как бы "защелкиваются" в этот момент, отсюда и название — триггер-защелка.
Принципиально в схеме статического D триггера входной переходной процесс (опасные гонки) может беспрепятственно проходить на выход D триггера. Поэтому там, где это важно, необходимо сокращать длительность импульса синхронизации до минимума. Чтобы преодолеть такое ограничение были разработаны триггеры, работающие по фронту.
Глава 4
Явление метастабильности
До сих пор мы предполагали, что сигнал на входе триггера может принимать только два состояния: логический ноль и логическая единица. Однако синхроимпульс может прийти в любой момент времени, в том числе и в момент смены состояния сигнала на входе триггера.
Если синхросигнал попадёт точно на момент перехода входным сигналом порогового уровня, то триггер на некоторое время может попасть в неустойчивое метастабильное состояние, при котором напряжение на его выходе будет находиться между уровнем логического нуля и логической единицы. Это может привести к нарушению правильной работы цифрового устройства.
Состояние метастабильности триггера подобно неустойчивому состоянию шарика, находящегося на вершине конического холма. Такая ситуация иллюстрируется рисунком 4.1. Обычно триггер не может долго находиться в состоянии метастабильности и быстро возвращается в одно из стабильных состояний. Время нахождения в метастабильном состоянии зависит от уровня шумов схемы и использованной технологии изготовления микросхем.
Рисунок 4.1. Иллюстрация явления метастабильности
Временные параметры триггера в момент возникновения состояния метастабильности и выхода из этого состояния приведены на рисунке 2. Время tSU (register setup time or tSU) на этом рисунке это минимальное время перед синхроимпульсом, в течение которого логический уровень сигнала должен оставаться стабильным для того, чтобы избежать метастабильности выхода триггера. Время tH (register hold time or tH) это минимально необходимое время удержания стабильного сигнала на входе триггера для того, чтобы избежать метастабильности его выхода. Время состояния метатастабильности случайно и зависит от многих параметров. На рисунке 4.2 оно обозначено tMET.
Рисунок 4.2. Временные параметры триггера в момент возникновения состояния метастабильности
Вероятность того, что время метастабильности превысит заданную величину, экспоненциально уменьшается с ростом времени, в течение которого выход триггера находится в метастабильном состояние.
где t – это коэффициент обратно пропорциональный коэффициенту усиления и полосе пропускания элементов, входящих в состав триггера.
Склонность триггеров к метастабильности обычно оценивается величиной, обратной скорости отказов. Это значение выражается как интервал времени между отказами. Его можно определить по формуле:
Для того чтобы можно было оценить эту величину, приведём таблицу для двух микросхем. Последняя строчка этой таблицы эквивалентна времени метастабильности tMET = 5 нс.
Таблица 4.3. Сравнительные характеристики КМОП и Bi-КМОП триггеров
| Условия измерения | SN74ACT | SN74ABT |
| fc = 33МГц, fd = 8МГц | 8400 лет | 8.1*109 лет |
| fc = 40МГц, fd = 10МГц | 92 дня | 1400 лет |
| fc = 50МГц, fd = 12МГц | - | 2 часа |
Метастабильное состояние не всегда приводит к неправильной работе цифрового устройства. Если время ожидания устройства после прихода импульса синхронизации достаточно велико, то триггер может успеть перейти в устойчивое состояние, и мы даже ничего не заметим. То есть если мы будем учитывать время метастабильности tmet то метастабильность никак не скажется на работе остальной цифровой схемы.
Если же это время будет неприемлемым для работы схемы, то можно поставить два триггера последовательно, как это показано на рисунке 4.3. Это снизит вероятность возникновения метастабильного состояния.
Рисунок 4.3. Схема снижения вероятности возникновения метастабильного состояния на выходе триггера
Для сравнения приведем MBTF для новой схемы. Сравнение производится тех же самых микросхем, что и в предыдущем примере. Время метастабильности tMET = 5 нс для 50 МГц,tMET = 5 нс для 67 МГц, tMET = 5 нс для 80 МГц.
Таблица 4.4Сравнительные характеристики КМОП и Bi-КМОП триггеров
| Условия измерения | SN74ACT | SN74ABT |
| fc = 33МГц, fd = 8МГц | 2.62*1028 лет | 4.77*1047 лет |
| fc = 40МГц, fd = 10МГц | 3,56*1019 дня | 2.18*1034 лет |
| fc = 50МГц, fd = 12МГц | 4.9*1010 | 1*1021 лет |
| fc = 67МГц, fd = 16МГц | 417 лет | 1.28*109 лет |
| fc = 80МГц, fd = 20МГц | - | 2900 лет |
Глава 5