Методы вычисления параметров ошибок в цифровых

Каналах

Помимо технологии выбора тестовой последовательности и параметров измерений, которые могут значительно влиять на результаты измерений, рассмотрим еще один фактор, существенно влияющий на результаты измерений – способ подсчета результатов.

Как было рассмотрено выше, основными параметрами при измерении цифрового бинарного канала являются BIT ERR (количество ошибочных бит), BER (коэффициент ошибки по битам) и ES (количество секунд с ошибками). Все остальные параметры являются их производными. Выше описывалась технология подсчета BIT ERR. Рассмотрим теперь методы вычисления параметра BER и параметра ES.

6.1.6.1. Методы расчета параметра BER

Параметр BER считается основным параметром, измеряемым во всех цифровых каналах и системах. Известно, что параметр BER связан интегральным соотношением с функцией распределения вероятности возникновения ошибки в цифровом канале. Таким образом, параметр BER является наиболее распространенной статистической характеристикой качества канала. По отношению к измеряемым величинам он является вторичным и вычисляется на основании данных о количестве ошибок в принятой тестовой по­следовательности в период времени готовности канала (AS). Различают несколько способов расчета параметра BER по данным о количестве ошибок. Рассмотрим более подробно технологию подсчета ошибок.

Важным условием подсчета ошибок является наличие двух точек синхронизации измерений: 1-я точка, которая определяет начало измерения и 2-я точка – порог окончания измерения: время, при котором достигается заданный порог ошибки. В качестве порога окончания измерения принимается значение количества ошибочных бит равных 100. Выбор параметра BIT ERR = 100 основан на предположении нормального распределения возник­новения ошибок. В этом случае относительная погрешность измерений определяется так:

,

где N –количество принятых ошибок (BIT ERR).

Учитывая, что для большей части эксплуатационных измерений относительная погрешность в 10 % является вполне допустимой, в качестве границы интервала синхронизации может быть выбрано время с числом ошибок N = 100.

Таким образом, все время измерений разбивается на два интервала: от начала измерений до точки ERR = 100 и после этой точки. Соответственно различаются три метода подсчета BER, которые представлены на рисунке 6.8.

Рис.6.8. Методы подсчета ошибок параметра ВЕR

Первый метод основан на том, что подсчет ошибок и расчет отношения BER начинается после приема первых 100 ошибок. Тем самым гарантируется достаточно высокая точность измерения (лучше 10 %). Как недостаток следует отметить, что от начала измерения до получения результата необходимо некоторое (иногда достаточно большое) время.

Второй метод предполагает проведения подсчета ошибок и расчета BER сразу после начала измерения без привязки к количеству принятых битовых ошибок. В этом случае для обеспечения точности измерений, расчет должен проводиться после приема определенного количества бит (на рисунке обозначено 10⁶), а точность измерения определяется установленным пороговым значением количества принятых бит.

Обычно предполагается, что точность в этом случае на порядок хуже обратного значения количества принятых бит. Для примера, представленного на рисунке 6.8 точность измерения BER будет составлять 10^-5 (1,56´10^-5). Особенностью данного метода является то, что он обеспечивает определенное время начала отображения результата измерений не связанное с количеством ошибок. С точки зрения алгоритма проведения эксплуатационных измерений по параметру ошибки, многие из которых носят иногда оценочный характер, такая методика подсчета является наиболее эффективной и получила широкое распространение.

Это связано с тем, что отношение вычисляется математически без указания точности измерений в каждый конкретный момент. Например, если прибор показывает BER = 10^-12, при общем коли-честве принятых битов 10⁸, то можно предположить, что значение измеренного параметра BER не хуже 10^-7, но не лучше чем 10^-8, поскольку этим значением ограничена точность измерения. В методе 1 такой ситуации не может возникнуть, поскольку измерение делается заведомо с точностью не менее 10 % .

Третий метод предусматривает вычисление BER точно после приема 100 ошибочных бит. Как видно, этот метод является модификацией 1-го метода. Он имеет недостатки по отображению результатов эксплуатационных измерений и затратам времени на ожидание результата. Данный метод в силу его простой реализации широко используется в некоторых типах тестеров.

Таким образом, наибольшее распространение в современной практике измерений получил и реализован во многих измерительных приборах второй метод, однако его применение затрудняет автоматический учет точности измерений, что является актуальным при проведении эксплуатационных измерений.

6.1.6.2. Методы расчета параметра ES

Вторым наиболее часто используемым параметром (после BER) при анализе качества цифровых каналов и трактов является параметр количества секунд с ошибками (ES).

Если параметр BER определяет средний интегральный уровень качества цифровой передачи в канале, то параметр ES временной интервал, когда канале имелись ошибки. В данный временной интервал оператор не гарантирует бесперебойную цифровую передачу информации по каналу. Параметр ES является крайне важным для операторов цифровых сетей (первичных и вторичных) и он вошел во все основные рекомендации и нормы на параметры цифровых каналов [10, 13, 15]. По отношению к измеряемому параметру – количеству принятых ошибочных бит, параметр ES так же, как и параметр BER, является вторичным.

Рис. 6.9. Методы подсчета параметра ES

Разные методы подсчета ES связаны с его определениями, которые сформулированы в европейских (ITU-T) и американских стандартах. В европейских стандартах параметр EFS определяется как все односекундные интервалы времени, не содержащие ошибок в течение интервала измерений. ES, наоборот, содержит хотя бы одну ошибку в односекундном интервале. С точки зрения методики подсчета ES, это определение предполагает использование асинхронного метода, графическое пояснение которого представлено на рисунке 6.9. Асинхронный метод предусматривает разделение всего времени измерений на интервалы по 1 с и подсчет количества интервалов, в которых принималась одна или несколько битовых ошибок.

В американской практикеизмерений получил распространение метод синхронного подсчета ES, согласно которому секундой с ошибками называется односекундный интервал, следующий за появлением ошибки. В данном случае результат измерения параметра ES синхронизируется со временем появления ошибок.

Как видно из примера (рис. 6.9), применение двух описанных методов в реальной ситуации может дать раз­личные результаты. Точный анализ показывает, что методы дают близкие результаты только в предположении малого значения параметра ES и нормальной функции распределения вероятности возник­новения ошибки. В случае возникновения ошибок в виде пакетов разница в значениях параметра ES, измеренного разными методами, может достигать 18 %. При проведении измерений конкретных каналов, трактов следует также учесть, что большая часть цифровых систем передачи (в особенности радиочастотные системы передачи с различными методами помехозащищенного кодирования) дает именно пакетное распределение ошибок.

Каждый метод имеет свои преимущества и недостатки. Несомненным преимуществом асинхронного метода измерения является простота его реализации в конкретных приборах. Преимуществом метода синхронного подсчета является его инвариантность относительно начала времени измерения, что приводит к следующим важным следствиям:

- результаты, измеренные разными приборами, одновременно на одном канале точно совпадают;

- результаты, полученные при измерениях в различных частях цифрового канала, точно совпадают при условии, что канал не вносит дополнительных ошибок;

- результаты, полученные методом синхронного подсчета, более точно отражают смысл измерения ES, как общего времени, в течение которого не обеспечивается бесперебойная цифровая передача информации по каналу.

Таким образом, использование метода синхронного подсчета параметра ES в измерительном оборудовании представляет его в более выгодном свете, результаты таких измерений являются инвариантными ко времени начала теста и учитывают возможное распределение ошибок в виде пакетов.

Основным недостатком синхронного метода подсчета параметра ES является вторичное значение другого важного параметра – EFS. Действительно, в контексте методологии синхронного измерения ES параметр EFS невозможно определить явно, а только как производную параметра ES.

6.1.7. Методы измеренияпараметров ошибки

Без остановки связи

При проведении измерений параметров пере­дачи без остановки связи прямая фиксация битовых ошибок не­возможна. В данной ситуации применяются другие методы, основанные на обнаружении цикловых или кодовых ошибок.

6.1.7.1. Измерение кодовых ошибок

Метод обнаружения (измерения) кодовых ошибок находит широкое применение в устройствах контроля параметров цифрового канала без закрытия связи. Применение данного метода ограничено станционными и линейными стыками, использующими квазитроичные сигналы ЧПИ и МЧПИ. Однако это компенсируется простотой технических решений, что позволяет создавать надежные и недорогие измерительные приборы и устройства контроля, встроенные в аппаратуру ЦСП. При этом обеспечивается возможность контроля качества передачи как структурированных, так и неструктурированных сигналов (потоков).

Структурная схема таких устройств состоит из следующих узлов (рис. 6.10). Входной согласующий усилитель (ВУ) обеспечивает уровень сигнала, необходимый для работы последующих узлов прибора. Усиленный сигнал поступает на вход обнаружителя ошибок (ОО). ОО идентифицирует ошибки в принятой последовательности. Сигнал с выхода обна­ружителя поступает на вход пересчетного устройства (ПУ). ПУ предназначено для опреде­ления величины коэффициента ошибок.

На вход синхронизации пересчетного устройства поступают импульсы меток времени, формируемые датчиком временных интервалов (ДВИ). Сам датчик синхронизируется собственным опорным генератором (ОГ). Результаты расчетов поступают с выхода пересчетного устройства на дисплей (Д) через согласующее устройство (СУ).

Рис. 6.10. Схема обнаружения кодовых ошибок

Такая схема позволяет фиксировать каждый ошибочный пакет независимо от того, находится несколько ошибок в составе пакета или одна. Для более полного анализа группового сигнала в приборы подобного класса могут быть включены обнаружители и индикаторы сигналов аварии. Устройства обнаружения кодовых ошибок в силу простоты и малогабаритности являются основой портативных приборов или специализированных комплексов измерения параметров ЦСП, а также включаются в состав устройств контроля систем передачи.

6.1.7.2. Контроль цикловых ошибок

При передаче потока Е1 по сети связи, включающей в себя ряд ЦСП плезиохронной и синхронной цифровых иерархий, прозрачных для прохождения Е1, возникает необходимость контроля основных показателей первичного цифрового канала на всем его протяжении. Из всей совокупности методов контроля с использованием циклической структуры группового сигнала наибольшее распространение получил метод контроля первичных цифровых трактов CRC-4. Метод CRC-4 широко применяется для контроля ошибок в процессе мониторинга работающего канала, когда практически невозможно измерить реальные параметры ошибок по битам.

В настоящее время в линейное оборудование и системы контроля цифровых каналов ИКМ встраивается узел функционального контроля и анализа по CRC-4. При этом необходимо учесть два основных принципа использования CRC-4. Во-первых, каждая ошибка CRC-4 не обязательно связана с ошибкой одного бита информации. Несколько битовых ошибок в одном сверхцикле дадут только одну ошибку CRC-4 для блока. Во-вторых, несколько битовых ошибок могут компенсировать друг друга при подсчете суммы CRC-4.

CRC-4 использует сверхцикловую структуру 16 циклов, как показано на рисунке 3.6. Однако сверхцикл CRC-4 не обязательно связан со сверхциклом MFAS. Каждый сверхцикл может быть разбит на два подцикла SMF: SMF-1 и SMF-2, которые содержат по восемь циклов каждый (представлено на рис. 6.11.).

	Канальный интервал 0
биты
Подцикл	Цикл	бит 1	бит 2	бит 3	бит 4	бит 5	бит 6	бит 7	бит 8
SMF-1		С1
			А	Sn4	Sn5	Sn6	Sn7	Sn8
	С2
			А	Sn4	Sn5	Sn6	Sn7	Sn8
	С3
			А	Sn4	Sn5	Sn6	Sn7	Sn8
	С4
			А	Sn4	Sn5	Sn6	Sn7	Sn8
SMF-2		С1
			А	Sn4	Sn5	Sn6	Sn7	Sn8
	С2
			А	Sn4	Sn5	Sn6	Sn7	Sn8
	С3
	Е		А	Sn4	Sn5	Sn6	Sn7	Sn8
	С4
	Е		А	Sn4	Sn5	Sn6	Sn7	Sn8

Рис. 6.11. Структура цикла КИ0

В структурах SMF-1 и SMF-2 отмечены по 4 бита, используемые для передачи CRC-4 каждого сверхцикла. Биты CRC-4 вычисляются, накапливаются и вставляются в следующий сверхцикл для передачи в потоке Е1.

Сигналы CRC-4 передаются непрерывно после того, как установится цикловая синхронизация. Потеря синхронизации CRC-4 происходит тогда, когда более чем 914 сигналов СRС-4, передаваемые в течение 1 с, не будут соответствовать нормированным. Если оборудование приемника получает информацию об ошибке CRC-4, оно генерирует бит Е для сообщения передатчику о принятой ошибке.

Аналогично организуется и проверка цифровых трактов других ступеней иерархии. Меняется только величина блоков и степень полинома: 6-я степень для CRC-6, используемого для контроля ИКМ-120; 8-я степень для CRC-8, используемого для контроля ИКМ-480.

Для формирования сигнала CRC-4 сумма бинарных символов каждого субсверхцикла "делится" на полином четвертой степени ( ). Слово "делится" не напрасно взято в кавычки, так как соответствующая операция, как будет показано ниже, выполняется довольно своеобразно: "лесенкой", но вместо вычитания используется поразрядное логическое сложение по "модулю два".

Результат этой операции в общем случае не совпадает с результатом обычного деления. В данном случае делитель представлен двоичным числом ( ). Полином, в свою очередь, имеет прямое отношение к структуре обратных связей в схеме "деления", приведенной на рис.6.12.

Рис. 6.12. Схема формирования контрольной суммы CRC-4

Схема содержит кольцевой сдвиговый регистр из четырех Д-триггеров (Т₁–Т₄) и двух логических элементов "исключающих ИЛИ". На вход синхронизации поступает последовательность тактовых импульсов. В каждом такте положительный фронт импульса подтверждает истинность очередного бита данных Д на входе регистра.

Состояния F₃(n+1)….F₀(n+1) регистра в такте n+1 определяется его состоянием F₃(n)….F₀(n) в предыдущем такте n, а также новым значением входного бита данных Д (n+1) и может быть определено с помощью выражений (6.2):

F₃ (n+1) = F₂(n);

F₂ (n+1) = F₁(n); (6.2).

F₁ (n+1) = Д(n+1))ÅF₃(n) ÅF₀(n);

F₀ (n+1) = Д(n+1)Å F₃(n).

Чтобы установить взаимосвязь процесса "деления" с последовательностью состояний схемы (рис. 6.13), рассмотрим примеры формирования кода CRC.

n	Д	F0	F1	F2	F3

Рис. 6.13. Последовательность состояний регистра

На начальном этапе формирования кода СRC-4 биты СRC в SMF заменяются двоичными нулями. Предположим, что на вход схемы формирования контрольной суммы CRC (см. рис. 6.13) подается последовательно (бит за битом) подсверхцикл SMF, начиная с бита С₁ (см. рис. 6.11). На рисунке 6.13 показана упрощенная последовательность, состоящая из двух последних байт подсверхцикла SMF (16 бит).

Процесс преобразования 16−разрядного числа, как отмечалось, напоминает обычное деление и так же может выполняться "лесенкой" (см. рис. 6.14). Нули в старших разрядах делимого игнорируются. Копия делителя "продвигается" под группу разрядов делимого, содержащего в старшем разряде логическую “1”, независимого от значений последующих разрядов. Полученная пара кодов поразрядно суммируется по модулю два (0Å0 = 0; 0Å1 = 1; 1Å0 = 1; 1Å1 = 0). Результат дополняется справа новыми битами делимого, которые для этого "сносятся" вниз таким образом, чтобы общее число бит нового фрагмента, подлежащего обработке, соответствовало разрядности делителя. Появление нескольких нулей в старших разрядах текущего результата, как и при обычном делении, приводит к ускоренному сдвигу очередной ступени "лесенки" вправо. Целая часть частного не используется, остаток представляет собой информацию CRC, которая передается (см. рис. 6.11) в первых битах четных циклов следующего сверхцикла. Чтобы сопоставить описанный процесс получения кода CRC с процессом "прокрутки" кода через кольцевой сдвиговый регистр (рис. 6.12), рассмотрим ряд состояний этого регистра (показаны на рис. 6.13).

Предположим, что в регистр на 2032 такте записан нулевой код. В 2033 такте (n = 2033) по положительному фронту синхроимпульса в Д-триггер Т₁ принимается старший бит делимого (последовательность данных двух байт 0000111001001101), то есть логический “0”, следовательно состояние регистра не изменится. В 2034, 2035, 2036 тактах при вводе последующих нулевых бит делимого состояние регистра останется нулевым.

В 2037 такте в Д-триггер Т₁ заносится логическая “1” и в последующих тактах наблюдается продвижение единицы в направлении F₃. Остальные состояния схемы формирования кода СRC-4 передатчиком, при поступлении входной информации, представлены на рисунке 6.13.

Рис. 6.14. Формирование кода СRC-4 передатчиком

В результате формирования кода СRC-4 для последователь-ности данных двух последних байт субсверхцикла (0000111001001101) имеем: С₁ = 0; С₂ = 0; С₃ = 1; С₄ = 0.