Многоразрядные сумматоры с ускоренным переносом.

Задание 1

Записать числа А=4, В=13 в двоичном коде и выполнить с ними операции: арифметическое сложение, ИЛИ, И, Искл. ИЛИ.

+4₁₀=100₂

4/2=2 остаток 0

2/2=1 остаток 0

13₁₀=1101₂

13/2=6 остаток 1

6/2=3 остаток 0

3/2=1 остаток 1

Арифметическое сложение:

100₂ + 1101₂ =10001₂

+

Операция Или:

Операция И:

Операция исключающие Или:

Задание 2

По заданной логической функции составить таблицу истинности, карту Карно, минимизировать её и преобразовать к виду имеющихся элементов И-НЕ, построить схему:

У= + + + + + +

Составим таблицу истинности по заданной функции Y.

Таблица 1. Таблица истинности

Номер набора	X0	X1	X2	X3	Y

Используя полученную таблицу истинности, составим карту Карно четырех переменных.

Таблица 2. Карта Карно функции четырех переменных

X2X3
X0X1					1
		1

Образовалось 3 контура. Два контура по два элемента и один контур из четырех элементов.

Для записи структурной формулы в базисе И-НЕ будем использовать закон двойного отрицания ( ) и закон де Моргана ( ).

Структурная схема КС в базисе И-НЕ приведена на рисунке 1.

Рисунок 1. Структурная схема КС в базисе И-НЕ

Задание 3

Многоразрядные сумматоры с ускоренным переносом.

Сумматором – называется комбинационное логическое устройство, предназначенное для выполнения операции арифметического сложения чисел в двоичном коде.

Схема ускоренного переноса - логическая схема для вычисления сигнала ускоренного переноса. Применяется в сумматорах с ускоренным переносом.

Обычно схемы ускоренного переноса делают для группы из 4-х разрядов. Время вычисления сигналов переноса C1, C2, C3 и C4 из входных сигналов одинаковое и составляет 3*dt (1*dt - вычисление сигналов pi и gi и 2*dt - вычисление сигналов переноса). При этом время сложения в группе из 4-х разрядов равно:

t4 = tc + ts = 3*dt + 2*dt = 5*dt, где

tc - время вычисления сигнала переноса,

ts - время вычисления сигнала суммы по модулю.

В сумматорах с большей разрядностью группы по 4 разряда включают последовательно и добавляют схемы ускоренного переноса второго и третьего уровня.

Например,

1. в 64-х разрядном сумматоре со схемами ускоренного переноса только первого уровня время сложения составляет:

t64 = 16*t4 = 16*5*dt = 90*dt, ускорение сложения в 191/90 = 2,12 раза.

2. в 64-х разрядном сумматоре со схемами ускоренного переноса только первого и второго уровня время сложения составляет:

t64 = 3*dt + 3*dt*4 + 3*dt = 18*dt, ускорение сложения в 191/15 = 10,61 раза.

3. в 64-х разрядном сумматоре со схемами ускоренного переноса первого, второго и третьего уровня время сложения составляет:

t64 = 3*dt + 3*dt + 3*dt + 3*dt = 12*dt, ускорение сложения в 191/12 = 15,91 раза.

Согласно таблице переключений, в общем случае для сигнала переноса любого i-го разряда справедливо соотношение:

(1)

Таблица 3. Таблица переключений

Входы	Промежуточные величины	Выходы
ai	bi	сi	Pi	gi	ri	Si	Ci+1

Величины gi, ri вычисляются в качестве промежуточных результатов и в полном сумматоре. Смысл этих величин объясняется совсем просто. Сигнал gi вырабатывается тогда, когда в данном разряде перенос происходит из-за комбинации входных переменных ai,bi. Поэтому его называют функцией генерации переноса. Сигнал Pi показывает, передается ли полученный в младшем разряде сигнал переноса Ci дальше. Поэтому он называется функцией распространения переноса.

Пользуясь выражением (1), можно вывести следующие формулы для вычисления сигналов переноса:

(2)

Очевидно, что хотя полученные выражения достаточно сложные, время формирования сигнала переноса в любой разряд с помощью вспомогательных функций определяется только временем задержки распространения сигнала на двух элементах. Эти функции реализуются специальным комбинационным устройством – схемой ускоренного переноса.

На рис. 2 изображена схема устройства параллельного переноса в группе из четырех разрядов. Эта схема реализует систему уравнений (2).

Рисунок 2 Схема ускоренного переноса

Схема выпускается в интегральном исполнении.

Сложение чисел, содержащих более четырех разрядов, можно реализовать подключением нескольких четырехразярадных сумматоров.

Задание 4

Параллельные АЦП.

Схема и принцип работы

Рисунок 3. Параллельное АЦП

Входной сигнал подается на инвертирующие входы компараторов (DA1-DA8), соединенные параллельно. На неинвертирующие входы этих компараторов подаются опорные напряжения с делителя напряжений на сопротивлениях R1-R9, на каждый компаратор подается опорное наряжение, отличающееся от соседних на шаг квантования. Количество включенных компараторов преобразуется в двоичный код при помощи приоритетного шифратора DD1

Достоинства

· высокое быстродействие, достигающее десятков наносекунд.

Недостатки

· большая сложность (количество компараторов в схеме равно числу уровней квантования, и равно 2n где n - разрядность выходного кода

· высокая стоимость - из-за высокой стоимости;

· и, как следствие, невысокая точность (8-10 двоичных разрядов)