Шифраторы, дешифраторы и преобразователи кодов

Схемы, предназначенные для преобразования цифровой информации из десятичной системы счисления в двоичную, обычно называются шифрирующими, а для обратного преобразования – дешифрирующими. Схемы, предназначенные для преобразования различных кодов в двоичной системе, называют преобразователями кода. Все эти схемы относятся к узлам комбинационного типа [4].

Шифраторы. Составление таких схем основано на комбинационной таблице. Здесь показан пример разработки схемы преобразования десятичных цифр 0¸9 в код 8421.

Таблица 2.1 – Комбинационная таблица шифратора

Циф-ра	Код «1 из 10»	Код 8421
										D	C	B	A
0
1
2
3
4
5
6
7
8
9

Из таблицы (и на рисунке 2.16) видно, что двоичным цифрам 1 в столбике А соответствуют десятичные цифры 1, 3, 5, 7 и 9, т. е. можно написать: А = 1 + 3 + 5 + 7 + + 9. Это алгебраическое выражение логического сложения. Точно так же справедливо, что: В = 2 + + 3 + 6 + 7; С = 4 + 5 + 6 + 7; D = 8 + 9 . На рисунке 2.16 представлен пример реализации схемы на элементах ИЛИ-НЕ. В состоянии покоя на всех входах низкий уровень. Подобным образом можно составить схемы преобразования десятичных цифр в любой код.

Рисунок 2.16 – Шифратор цифр 0¸9 в код 8421

Дешифраторы. При разработке различного рода цифровых управляющих устройств часто необходимо решать задачу, когда управляющее воздействие определяется значениями входных сигналов только в данный момент времени и не зависит от их значений в предыдущие моменты времени. Иными словами, выходной сигнал, характеризующий управляющее воздействие, здесь зависит только от наличия соответствующей комбинации сигналов на входах устройства. Примером таких комбинационных схем являются дешифраторы.

Дешифратором называют комбинационную логическую схему, в которой каждой из комбинаций сигналов на входах соответствует сигнал только на одном из его выходов. Они находят применение в управляющих системах для выдачи управляющих воздействий в те или иные цепи в зависимости от комбинации сигналов на входах.

Значения сигналов а, b, с, d на выходах счетчика и требуемые при этом показания дешифратора могут быть использованы для определения элементов схемы дешифратора. Так, при нулевом показании счетчика сигнал «1» присутствует на инверсных выходах его триггеров (см. таблицу 2.2), в связи с чем реализуемая каналом х₀ функция будет: x₀ = .

Таблица 2.2 – Состояния дешифратора

Число входных импульсов

Триггеры счётчика

Выходы дешифратора

Тр4 (d)

Тр3 (с)

Тр­2 (b)

Тр1 (a)

x0

x1

x2

x3

x4

x5

x6

x7

x8

x9

Аналогично для канала x₁ имеем: х₁ = a ; а для канала х₉: x₉ = a . Логические функции могут быть реализованы с помощью четырехвходовых логических элементов И.

Однако без предварительной минимизации составленные непосредственно из таблицы дешифрируемые функции нецелесообразно использовать для схемной реализации. Это привело бы к заведомому усложнению схемы дешифратора. Табличное выражение дешифрируемой функции для цифры 9 (канала x₉) имеет вид x = a d. Вместе с тем, только для этого канала характерна комбинация выходных сигналов триггеров счетчика, при которой а = d = 1. В связи с этим для выделения сигнала (логической «1») по каналу цифры 9 можно воспользоваться функцией x₉ = ad. Иными словами, канал x₉ можно реализовать не на четырёхвходовом, а на двухвходовом логическом элементе И.

Минимизацию функций дешифратора удобно проводить по карте Карно, которая составляется в данном случае для четырех переменных. Данные таблицы 2.2 используют для определения функций каналов дешифратора x₀, х₁, x₂, ..., x₉ и их изображения на карте Карно (рисунок 2.17).

Рисунок 2.17 – Карта Карно дешифратора

Минимизирующие контуры составляют индивидуально для каждой функции и проводят с использованием пустых клеток карты. При этом минимизирующий контур должен охватывать максимальное число соседних с рассматриваемой функцией пустых клеток. Из карты Карно находим: х₀= , x₁= a , x₂ = b , x₃ = ab , x₄ = c, х₅ = a c, x₆ = bc, x₇ = abc, х₈ = d, x₉ = ad. Найденные функции используют для построения схемы дешифратора (рисунок 2.18).

Рисунок 2.18 – Дешифратор двоично-десятичного кода в десятичный

Электронная промышленность выпускает дешифраторы в виде интегральных схем, например, в серии 1533 интегральные схемы КР1533ИД3, КР1533ИД6. ИХ условное графическое обозначение приведено на рисунке 2.19.

Рисунок 2.19 – Интегральные схемы дешифраторов серии 1533

Преобразователи кодов. Преобразователем кодов называется логическое устройство, предназначенное для изменения кода информации, передаваемой и обрабатываемой цифровыми устройствами. Существующее множество кодов предназначено для обеспечения удобства перевода чисел из десятичной системы в двоичную, простоты выполнения арифметических операций и контроля результатов вычислений. Выбор кода влияет также на аппаратные затраты реализуемых схем цифровых устройств и на надежность выполнения ими заданных алгоритмов.

Рассмотрим синтез комбинационных преобразователей кодов на примерах преобразования двоично-десятичного кода 8421 в широко применяемый в цифровых устройствах двоично-десятичный код 2421. Алгоритм преобразования двоично-десятичного кода 8421 в код 2421 может быть представлен таблицей истинности (таблица 2.3).

Таблица 2.3 – Таблица истинности преобразователя кода 8421 в код 2421

Десяти- чное число	Код
x4	x3	x2	x1	F4	F3	F2	F1
0
1
2
3
4
5
6
7
8
9

Выполним синтез схемы преобразователя в код 2421 на основе карт Карно (рисунок 2.20). С целью минимизации доопределим значения переключательных функций на некоторых избыточных наборах входных переменных, которые показаны на картах знаком X.

Рисунок 2.20 – Карты Карно выходных функций преобразователя

кода 8421 в код 2421

В соответствии с петлями покрытий минимизированные выражения для переключательных функций выходов, приведенные к виду, удобному для реализации на логических элементах И-НЕ, могут быть записаны в виде уравнений:

F₁ = x₁, , (2.8, 2.9)

при: 5 ® 0101; 6 ® 0110; 7 ® 0111.

(2.10)

при 5 ® 0101; 6 ® 0110; 7 ® 0111.

(2.11)

при 5 ® 0101; 6 ® 0110; 7 ® 0111.

Схема, построенная на основании этих структурных формул, представлена на рисунке 2.21.

Рисунок 2.21 – Преобразователь кода 8421 в код 2421

(Пояснение преобразований для преобразователя кодов)

и так далее.

Регистры

Регистрами называютфункциональные узлы, предназначенные для приёма, хранения, передачи и преобразования информации. В зависимости от способа записи информации (кода числа) различают параллельные, последовательные и параллельно-последовательные регистры. Параллельные регистры.В параллельных регистрах запись двоичного числа (слова) осуществляется параллельным кодом, т. е. во все разряды регистра одновременно. Их функция сводится только к приёму, хранению и передаче информации (двоичного числа).

Считывание кода из регистра может производиться многократно без разрушения информации. Параллельный N-разрядный регистр состоит из N-триггеров, каждый из которых имеет информационный вход, на которые и подаётся входная информация. Установка выходов регистра в состояния, соответствующие состояниям информационных входов,производится при воздействии импульса синхронизации (тактирующего) на соответствующий управляющий вход. Регистры могут иметь отдельный управляющий вход переустановки выходных состояний в нулевое значение («R», переустановка, обнуление).

При построении параллельных регистров наибольшее применение получили D-триггеры(триггер-«защёлка»), позволяющие выполнять параллельные регистры на малом количестве элементов. Полупроводниковая элементная база, выпускаемая электронной промышленностью, имеет в своём составе многоразрядные параллельные регистры (рисунок 2.22) или позволяет изготавливать их на интегральных схемах малой степени интеграции.

Рисунок 2.22 – Многоразрядный параллельный регистр с Z-состоянием

Такие регистры (например, ИС 1533ИР22, ИР33, ИР34) могут использоваться в качестве:

– регистра памяти;

– буферного регистра, способного работать на низкоомные нагрузки (20–100 Ом) и большие ёмкости нагрузки (до 50 пФ и более);

– регистра ввода–вывода и магистрального передатчика, что обеспечено наличием в них режима большого выходного сопротивления («третье состояние», «Z-состояние»), за счёт чего они физически всегда подключены к линиям шин магистрали микропроцессорной системы через сопротивления порядка нескольких мегаом. А передача информации происходит только во время действия управляющего импульса (вход ЕО на рисунке 2.22), когда управляющее устройство выводит регистр из Z-состояния.

Параллельные регистры имеются и в составе серий современных скоростных микромощных ИС (серии 1554, 1594, 5514 и 5554). Параметры таких регистров определяются параметрами D-триггеров, входящих в их состав. Это параметры, которые важно знать и при самостоятельном применении D-триггеров:

– время предустановки t_ПРУСТ показывает, насколько ранее должен быть подан сигнал на D-вход относительно момента поступления сигнала на на вход С;

– время удержания t_УДотражает время удержания сигнала на D-входе после момента прихода сигнала на С-вход.

Последовательные регистры (регистры сдвига). Характеризуются записью числа последовательным кодом и, кроме операции хранения, осуществляют преобразование последовательного кода в параллельный, служат в качестве элементов временной задержки, выполняют арифметические и логические операции. Регистр состоит из последовательно соединенных ячеек памяти, состояния которых передаются (сдвигаются) на последующие ячейки под действием тактовых импульсов. Однотактные регистры сдвига выполняют по функциональной схеме (рисунок 2.23), показанной для четырех разрядов.

Рисунок 2.23 – Последовательный 4-разрядный однотактный регистр

Тактовые импульсы управляют работой регистра. Регистры сдвига могут управляться одной последовательностью тактовых импульсов. В этом случае регистры называют однотактными. Частота следования тактовых импульсов обычно неизменна. В многотактных регистрах последовательности тактовых импульсов следуют с взаимным фазовым сдвигом 2p/m, где m – количество последовательностей тактовых импульсов. Наиболее простая реализация регистра сдвига использует последовательное соединение D-триггеров таким образом, чтобы для некоторого n-го разряда выполнялось условие:

i_n = Q_n-1 ; . (2.12)

Первая ячейка регистра относится к его младшему разряду, а четвертая – к старшему. При таком расположении разрядов запись числа в регистр производится начиная со старшего разряда числа. При обратном расположении разрядов в регистре запись числа должна начинаться с его младшего разряда. Тактовые импульсы подаются на все триггеры ячеек одновременно. Их воздействие направлено на переключение триггеров из состояния «1» в состояние «0» с записью единицы в триггер следующей ячейки.

Операция считывания информации из последовательного регистра может быть проведена в параллельном или последовательном коде. Для передачи информации в параллельном коде используют выходы разрядов регистра. Таким образом, последовательный регистр позволяет осуществить операцию преобразования последовательного кода в параллельный. Считывание информации в последовательном коде реализуется подачей серии тактовых импульсов.

В последовательном регистре записанное число может быть сдвинуто тактовыми импульсами на один или несколько (k) разрядов. Операции сдвига соответствуют умножению числа на 2^k. Например, сдвиг кода 0010 числа 2 на один разряд дает код 0100 (число 4), на два разряда – код 1000 (число 8).

При построении модулей памяти на однотактных регистрах сдвига необходимо учитывать, что тактовые импульсы воздействуют на перевод в состояние «0» триггеров всех разрядов одновременно. Поэтому в однотактных регистрах должна быть решена задача разделения во времени (по меньшей мере на длительность тактовых импульсов t_и,) операций считывания единицы с триггера каждого разряда и ее переписи в триггер следующего разряда. В противном случае перепись единицы в следующий разряд не будет произведена.

Эта задача может быть решена включением в цепь передачи сигнала от одной ячейки к другой элемента задержки. Элемент задержки будет задерживать импульс записи единицы в последующую ячейку на время действия тактового импульса. Однако наличие элементов задержки обусловливает критичность работы схемы в отношении длительности тактовых импульсов. Кроме того, для элементов задержки, состоящих из реактивных элементов L и С, затруднено интегральное исполнение. В связи с указанным, разнесение во времени операций считывания и переписи единицы осуществляют схемными средствами, например выполнением ячеек на триггерах с внутренней задержкой (RS_t -, JK_t -, D_t -триггерах).

Параллельно-последовательные и реверсивные регистры. В параллельно-последовательныхрегистрах сочетаются свойства регистров параллельного и последовательного действия. Они записывают инфoрмацию как в последовательном, так и параллельном коде, в связи с чем мoгут быть использованы для преобразования кодов из последовательного в параллельный и обратно. Эти регистры допускают однотактный (рисунок 2.24) и многотактный принципы построения.

Для преобразования последовательного кода в параллельный серией тактовых импульсов в регистр записывается информация (число) последовательного кода. Выходы разрядов регистра при этом представляют ту же информацию в параллельном коде. Для обратного преобразования информация в регистр вводится по входам параллельного кода. Посредством серии тактовых импульсов с выхода последнего разряда регистра информация считывается в последовательном коде.

Реверсивные регистры предназначены для осуществления сдвига кода числа в сторону как старшего, так и младшего разрядов. Регистр содержит связи последовательной передачи информации в направлении от младших разрядов к старшим, а также от старших разрядов к младшим.

Рисунок 2.24 – Параллельно-последовательный регистр

Прямой или обратный сдвиг кода осуществляют управляющим сигналом, вводящим в действие либо прямую, либо обратную связи между разрядами.