Архитектура и организация МП IA-32

Машинный цикл выполнения команды представляет циклическую последовательность следующих действий

запись результатов в память 4

выборка команды из памяти, ее декодирование и формирование адреса следующей 1

выполнение команды 3

считывание операндов из памяти 2

Магистраль "Общая шина" предполагает

-подключение одноименных входов/выходов всех устройств к общим линиям

-подключение входов/выходов всех устройств к индивидуальным линиям

-назначение каждому устройству уникального адреса

-возможность перевода выходов всех устройств в состояние "отключено" (Z-состояние)

-отсутствие адресных входов у устройств

Шинная организация ЭВМ предполагает наличие в системе

-шины адреса

-шины ввода-вывода

-шины управления

-шины синхронизации

-шины данных

Простейший конвейер в МП i8086 обеспечивает

-одновременное сохранение результатов выполнения текущей команды и выполнение следующей

-одновременное выполнение текущей команды и выборку следующей

-одновременное выполнение двух команд

-одновременную выборку двух команд

Шины адреса и данных в системе с МП i8086 имеют разрядность

-24 бита

-20 бит

-16 бит

-32 бита

-64 бита

Микропроцессор - это

-комбинационное устройство обработки цифровой информации

-программно-управляемый конечный автомат

-программно-управляемое устройство обработки цифровой информации

-устройство обработки цифровой информации на основе последовательностных устройств

В базовом МП i8086 используется число регистров равное

-12

-10

-14

-16

Сегментные регистры МП в реальном режиме работы предназначены для

-хранения исполнительного адреса исполняемых команд

-хранения базовых адресов сегментов программы

-хранения исполнительного адреса следующих команд

-хранения логических адресов операндов

Регистр указателя команд IP предназначен для хранения

-исполнительного адреса выполняемой команды

- исполнительного адреса следующей команды

-сегментного адреса следующей команды

-хранения логического адреса выполняемой команды

Регистры SP, BP, SI, DI можно делить на старший и младший байты

-в случае необходимости

-в особых ситуациях

-никогда

-всегда

Флаг ZF=1, если

-произошло переполнение разрядной сетки

-сформировался перенос из старшего разряда

-результат операции равен 0

-число двоичных единиц в результате четное

Флаг PF=1, если

-произошло переполнение разрядной сетки

-сформировался перенос из старшего разряда

-результат операции равен 0

-число двоичных единиц в результате четное

Флаг CF=1, если

-число двоичных единиц в результате четное

-произошло переполнение разрядной сетки

-результат операции равен 0

-сформировался перенос из старшего разряда

Флаг SF=1, если

-произошло переполнение разрядной сетки

-результат операции равен 0

-в старшем разряде результата 1

-сформировался перенос из старшего разряда

Флаг OF=1, если

-сформировался перенос из старшего разряда

-сформировался перенос в старший разряд

-сформировался перенос из младшего полубайта

-результат операции равен 0

Каждая декодированная в микропроцессоре команда вызывает из блока микропрограммного управления (БМУ)..., которая формирует управляющие сигналы, обеспечивающие ее выполнение

микропрограмму

Устройство управления микропроцессора включает в себя

-Блок Микропрограммного Управления (БМУ)

-Регистры очереди команд

-Счетчик команд

-Дешифратор команд

-Сумматор адресов

В реальном режиме работы МП доступным является адресное пространство размером

-2¹⁶

-2³²

-2²⁰

-2²⁴

Сегменты в памяти могут начинаться с адресов

-кратных 64

-произвольных

-четных

-кратных 16

Базовый адрес сегмента SEG имеет разрядность

-32 бита

-8 бит

-16 бит

-20 бит

Внутрисегментное смещение OFFSET имеет разрядность

-16 бит

-20 бит

-32 бит

-8 бит

Логический адрес ячейки памяти это

-полный 20-и битовый адрес ячейки

-пара 16-и битовых адресов SEG:OFFSET

-базовый адрес ячейки

-адрес ячейки с учетом страницы

Физический адрес ячейки памяти формируется по правилам

-PA=SEG-EA

-PA=16*SEG-EA ++++++++++++++

-PA=SEG/16-EA

-PA=16*EA-SEG

Если физический адрес ячейки памяти равен 12345h, то логическим адресом может быть

-1234:0005

-1236:0009

-1235:000А

-1233:0015

-1200:0345

Регистр DS предназначен для хранения базового адреса

-сегмента кода

-сегмента данных

-сегмента стека

-дополнительного сегмента данных

Регистр SS предназначен для хранения базового адреса

-сегмента кода

-сегмента данных

-сегмента стека

-дополнительного сегмента данных

Регистр CS предназначен для хранения базового адреса

-сегмента стека

-сегмента данных

-сегмента кода

-дополнительного сегмента данных

Регистр ES предназначен для хранения базового адреса

- сегмента кода

-сегмента данных

-дополнительного сегмента данных

-сегмента стека

Выйти за пределы 1Мбайта памяти в МП i8086 c 20-и битовой шиной адреса можно, если

-задать напрямую адрес больше FFFFFh

-использовать два сегментных регистра

-выйти за пределы нельзя

-в сегментный регистр загрузить адрес FFFFh, а смещение выбрать больше 000Fh

МП i8086 может одновременно работать с логическими сегментами программы, число которых не более

-1

-2

-8

-4

Для записи результата операции в память ЭВМ выполняются следующие действия

2Получив сигнал с ША и ШУ, память активизирует ячейку с установленным адресом

1Микропроцессор формирует на ША адрес нужной ячейки, передает на ШД результат операции, а на ШУ формируется сигнал "Запись в память"

3Данные с ШД записываются в ячейку

5МП начинает выборку следующей команды

4Память формирует на ШУ сигнал, что данные записаны

Мультиплексирование сигналов на выводах микропроцессора обеспечивает

-уменьшение числа выводов ИМС

-повышение быстродействия

-увеличение нагрузочной способности

-повышение надежности работы

Если логический адрес ячейки равен 1248:4321, то ее физический адрес равен

-16801h

-55690h

-167A1h

-44458h

Очередь команд в МП i8086 состоит из

-4-х 8-и разрядных регистров

-8-и 8-и разрядных регистров

-6-и 16-и разрядных регистров

-6-и 8-и разрядных регистров

Модифицировать содержимое регистра IP можно с помощью команд

-передачи данных

-сдвига

-передачи управления

-логических операций