ЛАБОРАТОРНАЯ РАБОТА №2 CPLD
Поляков А.К.2013
ЛАБОРАТОРНАЯ РАБОТА № 1 ПЛИС
Контрольные вопросы
Cхемотехника -элементарные сведения из прошлых курсов-------------
1.Чем отличается триггер- защелка(latch) от динамического триггера(Flip Flop?
2.Что такое «МОНТАЖНОЕ И » и чем отличается от общей шины?
3.Что такое время предустановки сигнала и по отношению к чему измеряется?
4.Составьте таблицу переходов и состояний D - триггера
5.Какое состояние принимает триггер при включении питания?
Элементарные сведения из области моделирования----------------------
6. Какую систему моделирования вы использовали при моделировании своего обьекта проекта?
7.В тесте D- триггера имеется блок сравнения результатов с входным сигналом - каково его назначение?
8.Чем отличаются результаты поведенческого и временного( post trace &route)моделирования?
9.Зачем производится моделирование проектируемой схемы?
10.Почему подача входных сигналов на вход D привязана к отрицательному фронту тактового сигнала, хотя сам триггер срабатывает по фронту?
11. Как, работая в системе моделирования ModelSim или ISIM (см. приложение Б), добавить во временную диаграмму недостающие сигналы?
Элементарные сведения из области САПР---------------------------
12.Перечислите автоматизированные этапы проектирования ПЛИС в САПР ISЕ[1-3].
13.Что указывается при создании проекта?
14.Зачем проводится функциональное (behavioral) и временное моделирование(post trace) и в чем их отличие?
15.Какие настройки (параметры) обычно задаются системе моделирования?
16.Какие настройки (параметры) задаются синтезатору XST?
17.Что делает синтезатор XST и что можно найти в его отчетах?
18.Что делает подсистема конструкторского проектирования (place &routing) и какие данные можно найти в ее отчетах?
19.Что такое файл ограничений (UCF), из чего он состоит и как строится?
20. Из каких панелей (окон) состоит основное окно Навигатора проекта САПР ISЕ?
21. Что делает редактор конструкторских ограничений РАСЕ( версии САПР до 10) или PLAN AHEAD(более поздние версии)?
22.Что делает подсистема построения файла конфигурации (программирования) ПЛИС iMPACT?
23. Какие данные показывает в САПР ISE отчет Summary report?
24. Что такое изображение RTL –view при синтезе и чем оно отличается от изображения Technological view?
Элементарные сведения из области ПЛИС---------------------------------
25.Что такое элемент типа LUT в ПЛИС Spartan-3?
26.Что такое элемент типа макроячейка (macrocell) в ПЛИС Cool runner?
27. Какие подготовительные действия нужны при программировании ПЛИС на отладочной плате?
28. Как узнать, какие ресурсы ПЛИС FPGA Spartan-3 ( или CPLD COOL RUNNER-2)использованы при реализации проектируемой схемы и чему равны задержки выходных сигналов?
29. Сколько LUT занимает схема D- триггера ?
30. Как запрограммировать ПЗУ LUT на выполнение функции 4И-не?
31. Что такое ПЛИС типа CPLD и в чем её отличие от FPGA?
32.Насколько отличаются задержки D- триггера, реализованного в ПЛИС по сравнению с например триггерами серии КР1533?
33. Сколько LUT( макроячеек) занимает схема D- триггера ?
34.Какие задержки имеет сам D- триггер и какие выходной буфер в ПЛИС?
35. Какая мощность потребляется схемой от источника питания?
36.Совпадет ли задержка, указанная в поведенческом ( bechavioral )VHDL- описании триггера с задержкой его схемы, синтезированной в базисе ПЛИС ?
37.Для чего в тесте(test bench) входной сигнал D изменяется по срезу тактового сигнала CLK, когда сам D-триггер работает по фронту?
Элементарные сведения из области отладочных плат c ПЛИС==
38. Какие переключатели платы связаны с контактами ПЛИС?
39. Какие контакты ПЛИС связаны со светодиодами отладочной платы?
40. Какие контакты ПЛИС связаны с тактовым генератором?
41. Какая частота тактового генератора в плате?
42. Зачем при программировании отладочной платы используется режим bypass для второй ПЛИС?
ЛАБОРАТОРНАЯ РАБОТА № 2 FPGA
Контрольные вопросы
ВОПРОСЫ из области проектирования синхронных схем
1 Что такое полностью синхронная схема?
2 Перечислите преимущества и недостатки синхронных схем перед асинхронными
3 Какие требования к сети разводки синхросигналов в микросхеме
4 Что такое балансировка конвейера и латентность?
5 Чем определяется предел быстродействия конвейерной схемы
6 В каких случаях дублирование регистров лучше чем установка буферных элементов?
7 Какая примерно нагружечная способность элементов 1533 серии и 1554?
8 Что такое управляемые синхросигналы в схеме и их + и –
ВОПРОСЫ из области автоматизированного синтеза и опций управления синтезаторов
1 Какие критерии проектирования схемы вы можете задавать синтезатору?
2 Чем отличается схема показанная в RTL-view от схемы Technological view?
3 Чем отличаются временные диаграммы поведенческого и посттрассировочнового моделирования?
4 Что дает посттрассировочное моделирование при нарушении времен предустановки-удержания в схеме?
5 Почему отличаются времена задержек в проводниках в отчетах синтезатора и в отчетах трассировщика( в постсинтезном моделировании?
6 Влияют ли задержки, указанные в исходном описании схемы на VHDL на задержки схемы, построенной синтезатором?
ВОПРОСЫ из области языков описания аппаратуры,автоматизированного синтеза и моделирования
1. Чем отличается поведенческое и структурное описание [7-9] проекта на языке VHDL?
2. Что надо сделать, чтобы построить самопроверяющуюся тестирующую программу? См. пример теста для D-триггера в лаб.1.
3. Зачем подключают пакет STD_LOGIC_1164? Какие значения могут принимать сигналы пакета?
4. Что такое синтезабельное подмножество VHDL?
5. В чем основное отличие синтезабельных описаний схем с памятью и комбинационных схем?
6. Чем отличаются такие элементы ПЛИС FPGA ,как LUT, SLICE, CLB?
7. Есть ли в составе внутренних элементов ПЛИС Спартан- 3 тристабильные буферы?
8. Как описывать тристабильные буферы на VHDL?
9. Какие действия в САПР ISE необходимы для синтеза спроектированного узла?
10. Как вывести на экран ПЭВМ временную диаграмму всех (включая внутренние) сигналов моделируемой схемы?
11. Как убрать дребезг контактов отладочной платы при проверке схем?
12. При каких ошибках описания при синтезе появляются триггеры защёлки?
13. Как узнать быстродействие и задержки в схеме на ПЛИС по отчетам САПР?
14. Постройте таблицу истинности функции «И» в 4х значном алфавите 0,1,X,Z (подмножество 9-значного алфавита STD_LOGIC_1164).
15. В алфавите std_logic реализована функция разрешения rezolved. ,позволяющая реализовать общую шину. Как реализовать функцию МОНТАЖНОЕ «И»?
16. Чем отличаются ПЛИС типа CPLD от типа FPGA?
17. Когда у Вас в проекте много триггеров , какой тип ПЛИС- CPLD или FPGA предпочтительнее выбрать?
18. Чем отличается VHDL описание D-триггера с асинхронным сбросом и D-триггера с синхронным сбросом?
19. Какой пакет надо подключать, чтобы использовать операцию сложения (+) над векторами типа std_logic_vector ?.
20. Чем отличаются в пакете std_logic_1164 типы std_logic и std_ulogic?
21.Какие данные можно увидеть в отчете САПР ISE SYNTHESYS REPORT?
22.Какие порядки задержек логических элементов ПЛИС и трассировочных элементов( сравните на примере вашего проекта)
23. Какие задержки входных и выходных буферов ПЛИС ?
24.Можно ли проследить пути с максимальными задержками вашего проекта по отчетам САПР?
25 Какой оператор надо включить в текст конструкторских ограничений при разводе тактового сигнала не через тактовый буфер?
26. Перечислите параллельные операторы VHDL
27.Чем отличается семантика оператора присваивания в переменную от присваивания в сигнал?
28. Перечислите последовательные операторы VHDL
29.Чем отличается семантика оператора присваивания в переменную от присваивания в сигнал
30. Что надо учитывать при наличии операторов присваивания в один и тот же сигнал в разных процессах?.
31. Как вы представляете реализацию RS триггера защелки описанного в примере антидребезговой схемы в базисе ПЛИС?
Элементы языка описания аппаратуры VHDL--------------------------------
32.Отличаются ли в языке VHDL имена (идентификаторы), набранные большими буквами от имен, набранных малыми?
33.Чем VHDL операторы присваивания в сигнал (signal)<= отличаются от операторов присваивания в переменные(variable):= ?
34.Чем инерциальная задержка сигнала отличается от транспортной и какими средствами VHDL они отображаются?
35.Приведите основные отличия языка VHDL от языка программирования типа PASCAL.
36. Перечислите параллельные операторы VHDL.
37. Зачем нужно описание компонент в структурных моделях.
38. Чем отличаются поведенческие и структурные VHDL описания ?
39.Как строится типичная тестирующая программа (test bench) ?
40 В каком алфавите выполнено описание Д-триггера и зачем используется функция to_X01 в правой части оператора присваивания в сигнал?
41. Что правильнее - использовать в описании условия срабатывания триггера if ( clk='1' and clk'event) then или if rising_edge(clk) then ?
ВОПРОСЫ ДЛЯ тех, кто защищает работу гораздо позднее сроков – например в декабре
1) Опишите функциональную и структурную модель дешифратора 2 х4
2) Опишите функциональную и структурную модель мультиплексора 2 х 1
3)Опишите функциональную и структурную модель RS-триггера-защелки
4)Опишите функциональную модель Д- триггера с установочным входом
5)Опишите функциональную модель J-K триггера
6) Опишите функциональную модель буферного элемента с тристибильным выходом типа АП3
ЛАБОРАТОРНАЯ РАБОТА №2 CPLD
Контрольные вопросы
Помимо вопросов,перечисленных в описании лаб.работы номер 2 для FPGА при защите добавляются вопросы ,специфические для ПЛИС и САПР CPLD.
1.Сравните быстродействие вашего проекта при реализации на ПЛИС типа FPGA и CPLD
2.Сравните сложность схем вашего проекта при реализации на FPGA и CPLD
3.Сравните затраты мощности, потребляемой от источника питания вашего проекта при реализации на FPGA и CPLD.
4. Почему в отчете синтезатора САПР при реализации проектов на CPLD нет оценок задержек и быстродействия и как их узнать?
5.Насколько сложную функцию может реализовать макроячейка CPLD?
6.В блоках ввода-вывода ПЛИС типа FPGA и CPLD есть триггера двойной скорости передачи данных – что дает их использование и как они построены?
7. В каком типе ПЛИС конфигурация не теряется при отключении питания?