Пример расчетного задания – структурное описание модели ЗУ

Техническое задание:

Разработать запоминающее устройство, обладающее следующими характеристиками:

9. Емкость ЗУ – 8К х 32 разр.

10. Тип БИС ЗУ и его организация – КР537РУ13Б (1К х 4 разр.)

11. Серия микросхем в схемах управления – КР1533

12. Ввод/вывод данных и ввод адреса осуществляются по общей шине

13. Входные управляющие сигналы – Пример расчетного задания – структурное описание модели ЗУ - student2.ru , MR, MW,CLK,MAD

14. Время действия сигналов:

сигнал на шине адреса: 2 такта,

на входе Пример расчетного задания – структурное описание модели ЗУ - student2.ru : tcy

15. Контроля по модулю 2 нет

VHDL-описание проекта.

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

entity full_zu is

Port ( MS : in STD_LOGIC;

MR : in STD_LOGIC;

MW : in STD_LOGIC;

MAD : inout STD_LOGIC_VECTOR (31 downto 0);

CLK : in STD_LOGIC);

end full_zu;

architecture Behavioral of full_zu is

--блок управления

component control_unit is

port(CLK,MS,MR,MW:in std_logic; c1,c2,c3,c4,c5,c6:out std_logic);

end component;

--матрица памяти

component memory_matrix is

Port ( ADR : in STD_LOGIC_VECTOR (9 downto 0);

CS1 : in STD_LOGIC;

CS2 : in STD_LOGIC;

CS3 : in STD_LOGIC;

CS4 : in STD_LOGIC;

CS5 : in STD_LOGIC;

CS6 : in STD_LOGIC;

CS7 : in STD_LOGIC;

CS8 : in STD_LOGIC;

WRRD : in STD_LOGIC;

DIOUT : inout STD_LOGIC_VECTOR (31 downto 0));

end component;

--регистр для RGI,RGO,RGA

component KP1533IR22_V is

GENERIC (Tplh:time:=12 ns;

Tphl:time:=16 ns;

Tpzh:time:=40 ns;

Tpzl:time:=30 ns);

PORT (D: IN STD_LOGIC_VECTOR(0 TO 7);

EZ,C: IN std_logic;

Q: OUT STD_LOGIC_VECTOR(0 TO 7));

end component;

--дешифратор адреса

component KP1533ID7_V is

GENERIC (Tpd:time:=20 ns;

Tpe:time:=17 ns);

PORT (D: IN STD_LOGIC_VECTOR(0 TO 2);

C: IN STD_LOGIC_VECTOR(0 TO 2);

Y: OUT STD_LOGIC_VECTOR(0 TO 7));

end component;

--сигналы

signal log0:std_logic:='0';

signal log1:std_logic:='1';

signal C1,C2,C3,C4,C5,C6:std_logic;

signal CSR1,CSR2,CSR3,CSR4,CSR5,CSR6,CSR7,CSR8:std_logic:='1';

signal AtoM:std_logic_vector(9 downto 0); --10разрядный адрес с RGA

signal Row:std_logic_vector(0 to 2); --3разрядный код строки

signal emptyvector:std_logic_vector(0 to 2);

signal MEMinout:std_logic_vector(31 downto 0);

begin

CU: control_unit port map (CLK =>CLK, MS =>MS, MR=> MR, MW=>MW, c1=>C1,c2=>C2,c3=>C3,c4=>C4,c5=>C5,c6=>C6);

MM: memory_matrix port map (ADR=>AtoM ,CS1=>CSR1,CS2=>CSR2,CS3=>CSR3,CS4=>CSR4,CS5=>CSR5,CS6=>CSR6,CS7=>CSR7,CS8=>CSR8,WRRD=>C3,DIOUT=>MEMinout(31 downto 0));

RGAh: KP1533IR22_V port map (D=>MAD(12 downto 5),EZ=>log0,C=>C1,Q=>AtoM(9 downto 2));

RGAl: KP1533IR22_V port map (D(0 to 4)=>MAD(4 downto 0),D(5)=>log0,D(6)=>log0,D(7)=>log0,EZ=>log0,C=>C1,Q(0 to 1)=>AtoM(1 downto 0),Q(2 to 4)=>Row,Q(5 to 7)=>emptyvector);

DCA: KP1533ID7_V port map(D=>Row,C(0)=>C2,C(1)=>log0,C(2)=>log0,Y(0)=>CSR1,Y(1)=>CSR2,Y(2)=>CSR3,Y(3)=>CSR4,Y(4)=>CSR5,Y(5)=>CSR6,Y(6)=>CSR7,Y(7)=>CSR8);

RGI1: KP1533IR22_V port map(D=>MAD(31 downto 24), EZ=>log0, C=>C4, Q=>MEMinout(31 downto 24));

RGI2: KP1533IR22_V port map(D=>MAD(23 downto 16), EZ=>log0, C=>C4, Q=>MEMinout(23 downto 16));

RGI3: KP1533IR22_V port map(D=>MAD(15 downto 8), EZ=>log0, C=>C4, Q=>MEMinout(15 downto 8));

RGI4: KP1533IR22_V port map(D=>MAD(7 downto 0), EZ=>log0, C=>C4, Q=>MEMinout(7 downto 0));

RGO1: KP1533IR22_V port map(D=>MEMinout(31 downto 24), EZ=>C6, C=>C5, Q=>MAD(31 downto 24));

RGO2: KP1533IR22_V port map(D=>MEMinout(23 downto 16), EZ=>C6, C=>C5, Q=>MAD(23 downto 16));

RGO3: KP1533IR22_V port map(D=>MEMinout(15 downto 8), EZ=>C6, C=>C5, Q=>MAD(15 downto 8));

RGO4: KP1533IR22_V port map(D=>MEMinout(7 downto 0), EZ=>C6, C=>C5, Q=>MAD(7 downto 0));

end Behavioral;

============================================================

Библиографический список

1. Поляков А.К. Языки VHDL и VERILOG в проектировании цифровой аппаратуры на ПЛИС. ─ М.: Издательский дом МЭИ, 2012. ─ 220 с.

2. Поляков А.К. Языки VHDL и VERILOG в проектировании цифровой аппаратуры . ─ М.: СОЛОН-Пресс, 2003. ─ 320 с

3.Поляков А.К.и др. Введение в САПР ПЛИС фирмы XILINX.

Лабораторный практикум. . ─М.: Издательский дом МЭИ, 2008. ─ 40 с.

Оглавление

ВВЕДЕНИЕ.. 2

ЛАБОРАТОРНАЯ РАБОТА 1. 3

Изучение способов построения структурных моделей узлов из микросхем среднего уровня интеграции 3

Домашняя подготовка. 3

Лабораторное задание. 4

Контрольные вопросы.. 6

Примеры моделей узлов. 7

Выдержки из руководства по использованию и расширению библиотек моделей микросхем серии КР1533-54-74ХХ.. 17

1.ОБЩИЕ СВЕДЕНИЯ.. 17

Как реализованы модели элементов в библиотеках?. 21

ЛАБОРАТОРНАЯ РАБОТА № 2. 29

HDL модели микросхем памяти. 29

Пример HDL-описания микросхемы памяти. 30

ТИПИЧНЫЕ НЕДОСТАТКИ РАБОТ студентов. 33

ЛАБОРАТОРНАЯ РАБОТА №3. 34

Верификация VHDL модели устройства управления ЗУ.. 34

Домашняя подготовка. 34

Пример модели УУ ЗУ.. 35

Заключение. 40

Библиографический список. 44

Наши рекомендации