Схемотехнические основы цифровой техники

Рисунок 1.11 – Условное обозначение микросхемы 1533ЛА3

Таблица 1.8 – Обозначение цифровых ИС для подгруппы логических элементов

Подгруппа и вид ИС	Обозначение
Логические элементы:
И-НЕ	ЛА
И-НЕ/ИЛИ-НЕ	ЛБ
расширители	ЛД
ИЛИ-НЕ	ЛЕ
И	ЛИ
И-ИЛИ-НЕ/И-ИЛИ	ЛК
ИЛИ	ЛЛ
ИЛИ-НЕ/ИЛИ	ЛМ
НЕ	ЛН
прочие	ЛП
И-ИЛИ-НЕ	ЛР
И-ИЛИ	ЛС

Примечание – Символ «E»(от англ. Extension) означает расширительный выход (вход).

Рисунок 1.12 – Условное графическое обозначение расширителя (а), логического элемента 2И-2ИЛИ-НЕ/2И-2ИЛИ с возможностью расширения по ИЛИ (б) и логического элемента 3ИЛИ-НЕ/3ИЛИ (в)

Рисунок 1.13 – Зоны отображения сигналов на выходах и входах логических элементов

Рисунок 1.14 – Направление выходных и входных токов при высоком уровне выходного напряжения (а) и низком уровне – (б)

Рисунок 1.15 – Временные диаграммы входного и выходного напряжений при переключении инвертирующего логического элемента

Рисунок 1.16 – Принципиальная электрическая схема базового элемента схемотехники ТТЛ

а) б)

Рисунок 1.17 – Схема подключения диода Шотки к биполярному транзистору (а) и УГО транзистора Шотки (б)

Рисунок 1.18 – Схема инвертора на КМОП-транзисторах

Рисунок 1.19 – Смеха логического элемента И-НЕ на МОП-транзисторах

Рисунок 1.20 – Схема логического элемента ИЛИ-НЕ на МОП-транзисторах

Рисунок 1.21 – Схемы логических выходов цифровых элементов схемотехники ТТЛШ (а) и КМОП (б)

Рисунок 1.22 – Временная диаграмма тока, потребляемого цифровым элементом при переключении из одного логического состояния в другое

Рисунок 1.23 – Инвертор схемотехники КМОП с тремя состояниями выхода. Принципиальная схема (а) и условное графическое обозначение (б)

Рисунок 1.24 – Схемы выходов цифровых элементов с открытым коллектором (стоком) схемотехники ТТЛШ (а) и схемотехники КМОП (б)

Рисунок 1.25 – Схема реализации монтажной логики (а) и индикации уровня логической единицы (б) и уровня логического нуля (в) с помощью логических элементов с открытым коллектором (стоком)

Рисунок 1.26 – Схема наращивания числа входов для логических элементов И (а) и ИЛИ (б)

Рисунок 1.27 – Схема наращивания числа входов для логических элементов И-НЕ (а) и ИЛИ-НЕ (б)

Рисунок 1.28 – Схема снижения нагрузки на выходах логических элементов с помощью буферных элементов (а) и путем разделения нагрузки (б)

Примечание – « » – выходное сопротивление источника сигнала

Рисунок 1.29 – Схема входной цепи элемента схемотехники КМОП с подтягивающим (а) и заземляющим (б) резисторами

Анализ и синтез комбинационных цифровых устройств

Таблица 1.9 – Таблица истинности для логической функции трех аргументов

Номер набора
X1
X2
X3

Рисунок 1.30 – Карты Карно для логических функций трех (а) и четырех (б) аргументов

Таблица 1.10 – Таблица истинности для логической функции трех аргументов

Номер набора
х1
х2
х3

Рисунок 1.31 – Карта Карно для логической функции трех аргументов, функционирование которой задано таблицей 1.10

Рисунок 1.32 – Карта Карно и результат минимизации к примеру 1.23

Рисунок 1.33 – Карта Карно и результат минимизации к примеру 1.24

Рисунок 1.34 – Карта Карно и результат минимизации к примеру 1.25

Рисунок 1.35 – Карта Карно и результат минимизации к примеру 1.26

Рисунок 1.36 – Карта Карно и результат минимизации к примеру 1.27

Рисунок 1.37 – Карта Карно и результат минимизации к примеру 1.28

Рисунок 1.38 – Карта Карно для не полностью заданной логической функции

Рисунок 1.39 – Варианты минимизации не полностью заданной логической функции

Таблица 1.11 – Таблица истинности для логической функции четырех аргументов

Номер Набора

x1

x2

x3

x4

f(x1, x2, x3, x4)

Ф

Ф

Рисунок 1.40 – Карта Карно для логической функции четырех аргументов в МДНФ

Рисунок 1.41 – Логическая схема устройства в базисе И-НЕ

Рисунок 1.42 – Карта Карно для логической функции четырех аргументов в МКНФ

Рисунок 1.43 – Логическая схема устройства в базисе ИЛИ-НЕ

ЦИФРОВЫЕ УСТРОЙСТВА