Программирование микроконтроллеров

Пример исходного файла на языке Ассемблер:

.LIST P=P33FJ32MC204

.INCLUDE "P33FJ32MC204.inc"

.GLOBAL __reset ;Метка начала кода

__reset:

main:

NOP

GOTO MAIN

service:

NOP

NOP

RETFIE

.END ;Конец кода

Таблица 3.10 – Синтаксис числовых значений

Тип	Синтаксис	Пример
Шестнадцатеричный	0x< числовое значение >	#0x9F
Десятичный	<числовое значение>	#123
Двоичный	0b<числовое значение>	#0b11

Рисунок 3.28 – Схема алгоритма к примеру 3.24

Рисунок 3.25 – Обобщенная схема процесса конструирования программы

Рисунок 3.26 – Создание файла библиотеки

ОРГАНИЗАЦИЯ ПАМЯТИ МИКРОПРОЦЕССОРНЫХ СИСТЕМ

Рисунок 3.31 – Типичные сигналы ЗУ

Рисунок 3.32 – Классификация полупроводниковых ЗУ

Рисунок 3.33 – Структура ОЗУ типа 2D

Рисунок 3.34 – Структура постоянного ЗУ типа 3D с одноразрядной (а) и многоразрядной организациями (б)

Окончание рисунка 3.34

Рисунок 3.35 – Структура ЗУ типа 2DM для ROM

Рисунок 3.36 – Структура ЗУ типа 2DM для RAM

Рисунок 3.37 – Структура Кэш-памяти

Рисунок 3.38 – Структура полностью ассоциативной Кэш-памяти

Рисунок 3.39 – Принципиальная электрическая схема ЗЭ на КМОП-транзисторах

Рисунок 3.40 – Схема подключения резервного источника питания к накопителю ЗУ

Рисунок 3.41 – Принципиальная схема ЗЭ динамического ОЗУ

Рисунок 3.42 – Схема включения усилителя-регенератора в разрыв линии записи-считывания динамического ЗУ (а) и вариант схемной реализации усилителя-регенератора (б)

Рисунок 3.43 – Матрица диодных запоминающих элементов масочного ПЗУ

Рисунок 3.44 – Запоминающие элементы с плавкими перемычками (а) и диодными парами (б)

Рисунок 3.45 – Структуры транзисторов типов МНОП (а) и ЛИЗМОП с двойным затвором (б)

Рисунок 3.46 – Схема подключения ЛИЗМОП-транзисторов с двойным затвором к линиям выборки и считывания в РПЗУ

Рисунок 3.47 – Структура матрицы накопителя Флэш-памяти на основе ячеек ИЛИ-НЕ

ИНТЕРФЕЙСНЫЕ БИС/ СБИС

Рисунок 3.48 – Шинный формирователь КР580ВА86. Схема логическая (а) и временные диаграммы работы (б)

t₁ – задержка распространения сигналов от входов к выходам;

t₂ – задержка перехода выходов в Z-состояние;

t₃ – задержка перехода выходов в активное состояние;

t₄ и t₅ – время выдержки и предустановки сигнала T относительно сигнала .

б)

Окончание рисунка 3.48

Рисунок 3.49 – Буферный регистр КР580ИР82. Схема логическая (а) и временные диаграммы работы (б)

t₁ – задержка распространения сигналов от входов к выходам;

t₂ – задержка перехода выходов в Z-состояние;

t₃ – задержка перехода в активное состояние;

t₄ – интервал от изменения строба до изменения выхода схемы;

t₅ и t₆ – времена предустановки и выдержки входного сигнала относительно спада строба ( ).

б)

Окончание рисунка 3.49

Таблица 3.11 – Адресация внутренних регистров ППА и направление передач

Информации

A1	A0				Операция
					Порт A → Системная ШД
					Порт B → Системная ШД
					Порт C → Системная ШД
					Запрещенная комбинация
					Системная ШД → Порт A
					Системная ШД → Порт B
					Системная ШД → Порт C
					Системная ШД → РУС при D7 = 1
					Системная ШД → BSR при D7 = 0
X	X				Шины отключены (Z-состояние)
X	X	X	X		Шины отключены (Z-состояние)
Примечание – Знак «X» означает произвольный уровень сигнала (0 или 1)

Рисунок 3.50 – Параллельный периферийный адаптер. Схема электрическая структурная

Рисунок 3.51 – Формат управляющего слова УС1 ППА

Рисунок 3.52 – Формат управляющего слова УС2 ППА