Основы микропроцессорной техники

Раздел 3

СТРУКТУРЫ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ

Рисунок 3.1 – Классическая структура вычислительной системы

Рисунок 3.2 – Магистральная структура вычислительной системы

Рисунок 3.3 – Упрощенная структура блока микропрограммного управления

ПРИНЦИПЫ ОРГАНИЗАЦИИ ОДНОКРИСТАЛЬНЫХ МИКРОПРОЦЕССОРОВ И МИКРОПРОЦЕССОРНЫХ СИСТЕМ

Рисунок 3.4 – Типовая структурная схема МПС

Рисунок 3.5 – Мультиплексирование шины адреса/данных

Рисунок 3.6 – Структура простого микропроцессора

Рисунок 3.7 – Структурная схема блока дешифрации команд и формирования машинных циклов

КЦ

b1

N – 2

М1

М2

М3

b2

N – 1

Т1

Т2

Т3

Т4

Т1

Т2

Т3

Т1

Т2

Т3

b3

N

а)

б)

Рисунок 3.8 – Циклы и такты МП (а) и пример размещения команды в памяти МПС(б)

Рисунок 3.9 – Временные диаграммы цикла чтения МП

Рисунок 3.10 – Аппаратная реализация пересылки байта вектора прерывания при выполнении операции рестра RST

N-1 0	0000 h
RG 0
RG 1	0001 h
RG 2	0002 h
. . .	. . .
RG M-2	FFFE h
RG M-1	FFFF h

Рисунок 3.11 – Условное представление линейной организации памяти для 16-разрядной шины адреса

б)

Рисунок 3.12 – Форматы команд простого микропроцессора

Таблица 3.1 – Система команд простого микропроцессора

Мнемокод	Код	Флажки	Число	Содержание
байтов	тактов	циклов
Команды пересылки
MOV r1, r2	01ПППИИИ	–				Пересылка из регистра r2 в регистр r1
MOV M, r	01110ИИИ	–				Пересылка из регистра в память
MOV r, M	01ППП110	–				Пересылка из памяти в регистр
MVI r, b2	00ППП110	–				Пересылка непосредственных данных в регистр
Продолжение таблицы 3.1
Команды пересылки
MVI M, b2		–				Пересылка непосредственных данных в память
LXI rp,b3b2	00ПР0001	–				Загрузка непосредственных данных в пару регистров
LDA b3b2	3A	–				Прямая загрузка аккумулятора
STA b3b2		–				Прямая запись аккумулятора в память
LHLD b3b2	2A	–				Прямая загрузка пары регистров H
SHLD b3b2		–				Прямая загрузка пары регистров H в память
LDAX rp	00ПР1010	–				Косвенная загрузка аккумулятора посредством пары регистров B или D
STAX rp	00ПР0010	–				Косвенная запись аккумулятора в память посредством пары регистров B или D
XCHG	EB	–				Обмен между парами регистров H и D
Команды арифметических и логических операций
ADD r	10000ИИИ	+				Сложение регистра и аккумулятора
ADD M		+				Сложение памяти и аккумулятора
ADI b2	C6	+				Сложение непосредственных данных и аккумулятора
ADC r	10001ИИИ	+				Сложение регистра и аккумулятора с переносом
Продолжение таблицы 3.1
Команды арифметических и логических операций
ADC M	8E	+				Сложение памяти и аккумулятора с переносом
ACI b2	CE	+				Сложение непосредственных данных и аккумулятора с переносом
SUB r	10010ИИИ	+				Вычитание регистра из аккумулятора
SUB M		+				Вычитание памяти из аккумулятора
SUI b2	D6	+				Вычитание непосредственных данных из аккумулятора
SBB r	10011ИИИ	+				Вычитание регистра из аккумулятора с заемом
SBB M	9E	+				Вычитание памяти из аккумулятора с заемом
SBI b2	DE	+				Вычитание непосредственных данных из аккумулятора с заемом
INR r	00ППП100	(+)				Инкремент регистра
INR M		(+)				Инкремент памяти
DCR r	00ППП101	(+)				Декремент регистра
DCR M		(+)				Декремент памяти
INX rp	00ПР0011	–				Инкремент пары регистров
DCX rp	00ПР1011	–				Декремент пары регистров
DAD rp	00ПР1001	C				Сложение регистровой пары H с регистровой парой
Продолжение таблицы 3.1
Команды арифметических и логических операций
DAA		+				Преобразование аккумулятора в двоично-десятичный код
ANA r	10100ИИИ	+				Логическое И регистра и аккумулятора
ANA M	A6	+				Логическое И памяти и аккумулятора
ANI b2	E6	+				Логическое И непосредственных данных и аккумулятора
XRA r	10101ИИИ	+				Исключающее ИЛИ регистра и аккумулятора
XRA M	AE	+				Исключающее ИЛИ памяти и аккумулятора
XRI b2	EE	+				Исключающее ИЛИ непосредственных данных и аккумулятора
ORA r	10110ИИИ	+				Логическое ИЛИ регистра и аккумулятора
ORA M	B6	+				Логическое ИЛИ памяти и аккумулятора
ORI b2	F6	+				Логическое ИЛИ непосредственных данных и аккумулятора
CMP r	10111ИИИ	+				Сравнение регистра и аккумулятора
CMP M	BE	+				Сравнение памяти и аккумулятора
Продолжение таблицы 3.1
Команды арифметических и логических операций
CPI b2	FE	+				Сравнение непосредственных данных и аккумулятора
CMA	2F	–				Инвертирование аккумулятора
STC		C				Установка флажка переноса
CMC	3F	C				Инвертирование флажка переноса
RLC		C				Циклический сдвиг аккумулятора влево
RRC	0F	C				Циклический сдвиг аккумулятора вправо
RAL		C				Циклический сдвиг аккумулятора влево через разряд переноса
RAR	1F	C				Циклический сдвиг аккумулятора вправо через разряд переноса
Команды управления
JMP b3b2	C3	–				Безусловный переход
Jусл b3b2	11УУУ010	–				Условный переход
CALL b3b2	CD	–				Безусловный вызов подпрограммы
Cусл b3b2	11УУУ100	–		11/18	3/5	Условный вызов подпрограммы
RET	C9	–				Возврат
Rусл	11УУУ000	–		5/11	1/3	Возврат при условии
RST n	11nnn111	–				Повторный запуск
SPHL	F9	–				Пересылка пары регистров H в SP
Окончание таблицы 3.1
Специальные команды
PUSH rp	11РП0101	–				Пересылка пары регистров в стек
PUSH PSW	F5	–				Пересылка аккумулятора и регистра флажков в стек
POP rp	11РП0001	–				Загрузка регистровой пары из стека
POP PSW	F1	+				Загрузка аккумулятора и регистра флажков из стека
XTHL	E3	–				Обмен между регистровой парой H и стеком
PCHL	E9	–				Пересылка регистровой пары H в PC
IN port	DB	–				Ввод
OUT port	D3	–				Вывод
EI	FB	–				Разрешение прерывания
DI	F3	–				Запрещение прерывания
HLT		–				Останов
NOP		–				Нет операции
RIM		–				Чтение маски прерывания
SIM		–				Запись маски прерывания

Таблица 3.2 – Адреса регистров и регистровых пар микропроцессора

Регистры	Пары регистров
B	C	D	E	H	L	A	B	D	H	SP

Таблица 3.3 – Коды условий для команд управления

УУУ	Мнемокод	Условия
	NZ	Неравенство нулю
	Z	Равенство нулю
	NC	Отсутствие переноса
	C	Наличие переноса
	PO	Нечетность
	PE	Четность
	P	Плюс
	M	Минус

S	Z		AC		P		C
бит 7							бит 0

Рисунок 3.13 – Формат регистра флажков

Рисунок 3.14 – Схемы, поясняющие выполнение сдвигов микропроцессором

Таблица 3.4 – Программа инвертирования содержимого ЯП на языке Ассемблер

Таблица 3.5 – Программа инвертирования содержимого ЯП на языке Ассемблер

Таблица 3.6 – Циклическая программа суммирования однобайтных чисел

На языке Ассемблер

Адрес	Метка	Команда	Операнд	Машинный код	Комментарий
		LXI	H, 0A00 h	21 00 0A	; адрес первого слагаемого
		MVI	B, 05h	06 05	; количество слагаемых
	ADD B:	XRA	AC	AF	; обнуление регистра AC
		MOV	C, AC	4F	; обнуление регистра C
	M1:	ADD	M		; суммирование
		JNC	M2	D2 0C 08	; условный переход на ; M2, если (TC) = 0
080B		INR	C	0C	; увеличение содержимого ; регистра C на единицу
080C	M2:	INX	H		; увеличение содержимого ; пары регистров H-L ; на единицу
080D		DCR	B		; уменьшение на единицу ; содержимого счетчика ; циклов
080E		JNZ	M1	C2 07 08	; условный переход на M1, если (TZ) = 0
		HLT			; останов

Таблица 3.7 – Программа суммирования массива однобайтных чисел на языке

Рисунок 3.17 – Общая структурная схема ядра и периферийных модулей микроконтроллера семейства dsPIC33F

Рисунок 3.18 – Структурная схема DSP-процессора

Рисунок 3.19 – Программная модель микроконтроллера семейства dsPIC33F

Рисунок 3.20 – Карта памяти программ МК dsPIC33F

Рисунок 3.21 – Карта памяти данных МК dsPIC33

Рисунок 3.22 – Структурная схема системы тактирования МК dsPIC33F

Рисунок 3.23 – Структурная схема линии параллельного порта, объединенной с выводами периферийных функций

Рисунок 3.24 – Структурная схема модуля Timer1

Рисунок 3.25 – Структурная схема модуля захвата МК семейства dsPIC33F

Рисунок 3.26 – Структурная схема модуля сравнения выхода

Рисунок 3.27 – Структурная схема модуля аналого-цифрового преобразования МК dsPIC33fj32mc204

Таблица 3.8 – Символы используемые в системе команд микроконтроллеров dsPIC33F

Область	Описание
#text	Означает литерал определённый как «текст»
(text)	Означает «содержимое текста»
[text]	Означает «позицию адресованную текстом»
{ }	Необязательное поле или операция
<n:m>	Битовая область регистра
.b	Выбор байтного режима
.d	Выбор режима двойного слова
.S	Выбор теневого регистра
.w	Выбор словного режима (по умолчанию)
Acc	Один из двух аккумуляторов {A, B}
AWB	Аккумулятор обратной записи назначения адреса регистра ∈ {W13, [W13] + = 2}
bit4	4-разрядное поле выбора бита (используется в инструкциях адресации слова) ∈ {0...15}
C, DC, N, OV, Z	Биты состояния MCU: (C) перенос, (DC) частичный перенос, (N) отрицательный результат, (OV) переполнение, (Z) нуль
Expr	Абсолютный адрес, метка или выражение (решенный компоновщиком)
f	Адрес файлового регистра ∈ {0x0000...0x1FFF}
lit1	1-битный беззнаковый литерал ∈ {0,1}
lit4	4- битный беззнаковый литерал ∈ {0...15}
lit5	5- битный беззнаковый литерал ∈ {0...31}
lit8	8- битный беззнаковый литерал ∈ {0...255}
lit10	10- битный беззнаковый литерал ∈ {0...255} для байтного режима, ∈ {0:1023} для словного режима
lit14	14- битный беззнаковый литерал ∈ {0...16384}
lit16	16- битный беззнаковый литерал ∈ {0...65535}
lit23	23- битный беззнаковый литерал ∈ {0...8388608}; LSB must be 0
None	Поле не требует ввода, может быть пустым
OA, OB, SA, SB	Биты состояния DSP: ACCA переполнение, ACCB переполнение, ACCA насыщение, ACCB насыщение
PC	Программный счетчик
Slit10	10-битный знаковый литерал ∈ {-512…511}
Slit16	16-битный знаковый литерал ∈ {-32768…32767}
Slit6	6-битный знаковый литерал ∈ {-16…16}
Wb	Основной Wрегистр ∈ {W0..W15}
Wd	Регистр W места назначения ∈ {Wd, [Wd], [Wd++], [Wd--], [++Wd], [--Wd]}
Окончание таблицы 3.8
Wdo	Регистр W места назначения ∈{Wnd, [Wnd], [Wnd++], [Wnd--], [++Wnd], [--Wnd], [Wnd+Wb]}
Wm,Wn	Рабочая регистровая пара делимого и делителя (прямая адресация)
Wm*Wm	Рабочая регистровая пара множимого и множителя для квадратных инструкций ∈ {W4 * W4,W5 * W5,W6 * W6,W7 * W7}
Wm*Wn	Рабочая регистровая пара множимого и множителя для DSP инструкций ∈ {W4 * W5,W4 * W6,W4 * W7,W5 * W6,W5 * W7,W6 * W7}
Wn	Один из 16 рабочих регистров ∈ {W0..W15}
Wnd	Один из 16 рабочих регистров места назначения ∈ {W0..W15}
Wns	Один из 16 рабочих регистров источников ∈ {W0..W15}
WREG	W0 (рабочий регистр используемый в инструкциях файловых регистров)
Ws	Регистр источник W ∈ {Ws, [Ws], [Ws++], [Ws--], [++Ws], [--Ws]}
Wso	Регистр источник W ∈{Wns, [Wns], [Wns++], [Wns--], [++Wns], [--Wns], [Wns+Wb]}
Wx	Пространство данных Х инструкций упреждающей выборки адреса регистра для DSP ∈ {[W8] + = 6, [W8] + = 4, [W8] + = 2, [W8], [W8] - = 6, [W8] - = 4, [W8] - = 2, [W9] + = 6, [W9] + = 4, [W9] + = 2, [W9], [W9] - = 6, [W9] - = 4, [W9] - = 2, [W9 + W12], none}
Wxd	Пространство данныхХинструкций упреждающей выборки назначения для DSP ∈ {W4..W7}
Wy	Пространство данных Y инструкций упреждающей выборки адреса регистра для DSP ∈ {[W10] + = 6, [W10] + = 4, [W10] + = 2, [W10], [W10] - = 6, [W10] - = 4, [W10] - = 2, [W11] + = 6, [W11] + = 4, [W11] + = 2, [W11], [W11] - = 6, [W11] - = 4, [W11] - = 2, [W11 + W12], none}
Wyd	Пространство данныхYинструкций упреждающей выборки назначения для DSP ∈ {W4..W7}

Таблица 3.9 – Система команд микроконтроллеров dsPIC33F

NOP

GOTO MAIN

service:

NOP

NOP

RETFIE

.END ;Конец кода

Таблица 3.10 – Синтаксис числовых значений

Тип	Синтаксис	Пример
Шестнадцатеричный	0x< числовое значение >	#0x9F
Десятичный	<числовое значение>	#123
Двоичный	0b<числовое значение>	#0b11

Рисунок 3.28 – Схема алгоритма к примеру 3.24

Рисунок 3.25 – Обобщенная схема процесса конструирования программы

Рисунок 3.26 – Создание файла библиотеки

Рисунок 3.31 – Типичные сигналы ЗУ

Рисунок 3.32 – Классификация полупроводниковых ЗУ

Рисунок 3.33 – Структура ОЗУ типа 2D

Рисунок 3.34 – Структура постоянного ЗУ типа 3D с одноразрядной (а) и многоразрядной организациями (б)

Окончание рисунка 3.34

Рисунок 3.35 – Структура ЗУ типа 2DM для ROM

Рисунок 3.36 – Структура ЗУ типа 2DM для RAM

Рисунок 3.37 – Структура Кэш-памяти

Рисунок 3.38 – Структура полностью ассоциативной Кэш-памяти

Рисунок 3.39 – Принципиальная электрическая схема ЗЭ на КМОП-транзисторах

Рисунок 3.40 – Схема подключения резервного источника питания к накопителю ЗУ

Рисунок 3.41 – Принципиальная схема ЗЭ динамического ОЗУ

Рисунок 3.42 – Схема включения усилителя-регенератора в разрыв линии записи-считывания динамического ЗУ (а) и вариант схемной реализации усилителя-регенератора (б)

Рисунок 3.43 – Матрица диодных запоминающих элементов масочного ПЗУ

Рисунок 3.44 – Запоминающие элементы с плавкими перемычками (а) и диодными парами (б)

Рисунок 3.45 – Структуры транзисторов типов МНОП (а) и ЛИЗМОП с двойным затвором (б)

Рисунок 3.46 – Схема подключения ЛИЗМОП-транзисторов с двойным затвором к линиям выборки и считывания в РПЗУ

Рисунок 3.47 – Структура матрицы накопителя Флэш-памяти на основе ячеек ИЛИ-НЕ

ИНТЕРФЕЙСНЫЕ БИС/ СБИС

Рисунок 3.48 – Шинный формирователь КР580ВА86. Схема логическая (а) и временные диаграммы работы (б)

t₁ – задержка распространения сигналов от входов к выходам;

t₂ – задержка перехода выходов в Z-состояние;

t₃ – задержка перехода выходов в активное состояние;

t₄ и t₅ – время выдержки и предустановки сигнала T относительно сигнала .

б)

Окончание рисунка 3.48

Рисунок 3.49 – Буферный регистр КР580ИР82. Схема логическая (а) и временные диаграммы работы (б)

t₁ – задержка распространения сигналов от входов к выходам;

t₂ – задержка перехода выходов в Z-состояние;

t₃ – задержка перехода в активное состояние;

t₄ – интервал от изменения строба до изменения выхода схемы;

t₅ и t₆ – времена предустановки и выдержки входного сигнала относительно спада строба ( ).

б)

Окончание рисунка 3.49

Таблица 3.11 – Адресация внутренних регистров ППА и направление передач

Информации

A1	A0				Операция
					Порт A → Системная ШД
					Порт B → Системная ШД
					Порт C → Системная ШД
					Запрещенная комбинация
					Системная ШД → Порт A
					Системная ШД → Порт B
					Системная ШД → Порт C
					Системная ШД → РУС при D7 = 1
					Системная ШД → BSR при D7 = 0
X	X				Шины отключены (Z-состояние)
X	X	X	X		Шины отключены (Z-состояние)
Примечание – Знак «X» означает произвольный уровень сигнала (0 или 1)

Рисунок 3.50 – Параллельный периферийный адаптер. Схема электрическая структурная

Рисунок 3.51 – Формат управляющего слова УС1 ППА

Рисунок 3.52 – Формат управляющего слова УС2 ППА

Раздел 3

ОСНОВЫ МИКРОПРОЦЕССОРНОЙ ТЕХНИКИ

Содержание

3.1 СТРУКТУРЫ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ... 5

Рисунок 3.1 – Классическая структура вычислительной системы.. 5

Рисунок 3.2 – Магистральная структура вычислительной системы.. 5

Рисунок 3.3 – Упрощенная структура блока микропрограммного управления 6

3.2 ПРИНЦИПЫ ОРГАНИЗАЦИИ ОДНОКРИСТАЛЬНЫХ МИКРОПРОЦЕССОРОВ И МИКРОПРОЦЕССОРНЫХ СИСТЕМ... 7

Рисунок 3.4 – Типовая структурная схема МПС.. 7

Рисунок 3.5 – Мультиплексирование шины адреса/данных. 7

Рисунок 3.6 – Структура простого микропроцессора. 8

Рисунок 3.7 – Структурная схема блока дешифрации команд и формирования 9

Рисунок 3.8 – Циклы и такты МП (а) и пример размещения команды в памяти 9

Рисунок 3.9 – Временные диаграммы цикла чтения МП.. 10

Рисунок 3.10 – Аппаратная реализация пересылки байта вектора прерывания при выполнении операции рестра RST. 11

Рисунок 3.11 – Условное представление линейной организации памяти для 16-разрядной шины адреса. 11

Рисунок 3.12 – Форматы команд простого микропроцессора. 12

Таблица 3.1 – Система команд простого микропроцессора. 12

Таблица 3.2 – Адреса регистров и регистровых пар микропроцессора. 17

Таблица 3.3 – Коды условий для команд управления. 18

Рисунок 3.13 – Формат регистра флажков. 18

Рисунок 3.14 – Схемы, поясняющие выполнение сдвигов микропроцессором. 18

3.3 ПРОГРАММИРОВАНИЕ МИКРОПРОЦЕССОРОВ.. 19

Рисунок 3.15 – Схема алгоритма инвертирования содержимого ячейки памяти 19

Таблица 3.4 – Программа инвертирования содержимого ЯП на языке Ассемблер при использовании прямой адресации. 19

Таблица 3.5 – Программа инвертирования содержимого ЯП на языке Ассемблер при использовании косвенной адресации. 19

Рисунок 3.16 – Схема алгоритма циклической программы суммирования однобайтных чисел. 20

Таблица 3.6 – Циклическая программа суммирования однобайтных чисел

на языке Ассемблер. 21

Таблица 3.7 – Программа суммирования массива однобайтных чисел на языке

Ассемблер, содержащая подпрограмму. 22

3.4 ПРИНЦИПЫ ОРГАНИЗАЦИИ ОДНОКРИСТАЛЬНЫХ МИКРОКОНТРОЛЛЕРОВ.. 23

Рисунок 3.17 – Общая структурная схема ядра и периферийных модулей микроконтроллера семейства dsPIC33F. 23

Рисунок 3.18 – Структурная схема DSP-процессора. 24

Рисунок 3.19 – Программная модель микроконтроллера семейства dsPIC33F 25

Рисунок 3.20 – Карта памяти программ МК dsPIC33F. 26

Рисунок 3.21 – Карта памяти данных МК dsPIC33. 27

Рисунок 3.22 – Структурная схема системы тактирования МК dsPIC33F. 28

Рисунок 3.23 – Структурная схема линии параллельного порта, объединенной с выводами периферийных функций. 29

Рисунок 3.24 – Структурная схема модуля Timer1. 29

Рисунок 3.25 – Структурная схема модуля захвата МК семейства dsPIC33F. 30

Рисунок 3.26 – Структурная схема модуля сравнения выхода. 30

Рисунок 3.27 – Структурная схема модуля аналого-цифрового преобразования МК dsPIC33fj32mc204. 31

Таблица 3.8 – Символы используемые в системе команд микроконтроллеров dsPIC33F 32

Таблица 3.9 – Система команд микроконтроллеров dsPIC33F. 34

3.5 ПРОГРАММИРОВАНИЕ МИКРОКОНТРОЛЛЕРОВ.. 40

Таблица 3.10 – Синтаксис числовых значений. 40

Рисунок 3.28 – Схема алгоритма к примеру 3.24. 41

Рисунок 3.25 – Обобщенная схема процесса конструирования программы.. 42

Рисунок 3.26 – Создание файла библиотеки. 42

3.6 ОРГАНИЗАЦИЯ ПАМЯТИ МИКРОПРОЦЕССОРНЫХ СИСТЕМ... 43

Рисунок 3.31 – Типичные сигналы ЗУ.. 43

Рисунок 3.33 – Структура ОЗУ типа 2D.. 44

Рисунок 3.34 – Структура постоянного ЗУ типа 3D с одноразрядной (а) и многоразрядной организациями (б) 45

Рисунок 3.35 – Структура ЗУ типа 2DM для ROM.. 47

Рисунок 3.36 – Структура ЗУ типа 2DM для RAM.. 48

Рисунок 3.37 – Структура Кэш-памяти. 48

Рисунок 3.38 – Структура полностью ассоциативной Кэш-памяти. 49

Рисунок 3.39 – Принципиальная электрическая схема ЗЭ на КМОП-транзисторах 49

Рисунок 3.40 – Схема подключения резервного источника питания к накопителю ЗУ 50

Рисунок 3.41 – Принципиальная схема ЗЭ динамического ОЗУ.. 50

Рисунок 3.42 – Схема включения усилителя-регенератора в разрыв линии записи-считывания динамического ЗУ (а) и вариант схемной реализации усилителя-регенератора (б) 51

Рисунок 3.43 – Матрица диодных запоминающих элементов масочного ПЗУ.. 51

Рисунок 3.44 – Запоминающие элементы с плавкими перемычками (а) и диодными парами (б) 52

Рисунок 3.45 – Структуры транзисторов типов МНОП (а) и ЛИЗМОП с двойным затвором (б) 52

Рисунок 3.46 – Схема подключения ЛИЗМОП-транзисторов с двойным затвором к линиям выборки и считывания в РПЗУ.. 52

Рисунок 3.47 – Структура матрицы накопителя Флэш-памяти на основе ячеек ИЛИ-НЕ 53

3.7 ИНТЕРФЕЙСНЫЕ БИС/ СБИС.. 54

Рисунок 3.48 – Шинный формирователь КР580ВА86. Схема логическая (а) и временные диаграммы работы (б) 54

Рисунок 3.49 – Буферный регистр КР580ИР82. Схема логическая (а) и временные диаграммы работы (б) 56

Таблица 3.11 – Адресация внутренних регистров ППА и направление передач

информации. 58

Рисунок 3.50 – Параллельный периферийный адаптер. Схема электрическая структурная. 59

Рисунок 3.51 – Формат управляющего слова УС1 ППА.. 60

Рисунок 3.52 – Формат управляющего слова УС2 ППА.. 60