Вычисляемые сигналы языка VHDL.
В отличие от обычных сигналов, при декларации вычисляемого сигнала указывается не только тип, но и функция, на базе которой будет определяться значение сигнала.
Описание вычисляемого сигнала имеет следующий синтаксис:
signal name: [resolution_function_name] type_mark
[range (range_attribute_name |
sinmple_expression (to | downto} simple_expression)|
(discrete range {,...})]
Здесь:
· идентификатор type_mark задает имя типа для определяемого сигнала;
· идентификатор resolution_function_name — имя функции, используемой для вычисляемого сигнала.
Функция разрешения коллизий, ассоциированная с разделяемым сигналом, его описанием, вызывается всякий раз, когда какой-либо из источников выполняет оператор присваивания нового значения сигналу. Сигнал существует непрерывно в модельном времени, и то, что другие источники в данный момент нe изменяли значения на своих выходных портах, связанных с данным сигналом, не означает, что там "ничего нет". Такая ситуация означает, что на этих выходах сохраняются прежние значения. Соответственно, функция разрешения коллизий анализирует текущие значения сигнала от всех разделяющих его источников и вычисляет результирующее значение, которое и становится значением разделяемого сигнала.
Функция разрешения коллизий должна быть написана так, чтобы порядок, в котором в ее теле анализируются значения сигнала от множества источников, не влиял бы на результат работы функции.
Отметим, что функция разрешения коллизий в описании вычисляемого сигнала указана только своим именем. Сама функция описывается отдельно. Одна функция разрешения коллизий может использоваться для многих вычисляемых сигналов.
1. История появления микросхем программируемых цифровых устройств. Предшественники ПЛИС.
2. Микросхемы типа программируемая логическая матрица. Их основные параметры. Упрощенная схема.
3. Микросхемы типа программируемая матричная логика. Их основные параметры.
4. Функциональные разновидности ПЛМ и ПМЛ.
5. Базовые матричные кристаллы. Их характеристики. Полузаказные и заказные ИС.
6. Понятие эквивалентного вентиля цифровой схемы.
7. Базовая ячейка БМК.
8. Микросхемы типа «система на кристалле» (SoC).
9. Современные ПЛИС. Их разновидности, основные применения.
10. Программируемые цифровые устройства – микропроцессоры и ПЛИС. Их характерные особенности и отличия.
11. Память конфигурации ПЛИС, питание современных ПЛИС.
12. Сложные программируемые логические устройства. Обобщенная структура ПЛИС типа CPLD.
13. Функциональные блоки ПЛИС типа CPLD.
14. Программируемая матрица соединений ПЛИС типа CPLD.
15. Матрица распределения термов ПЛИС типа CPLD.
16. Макроячейка ПЛИС типа CPLD.
17. Схема блока ввода-вывода ПЛИС типа CPLD.
18. Программируемые пользователем вентильные матрицы – ПЛИС типа FPGA.
19. Функциональный блок ПЛИС типа FPGA.
20. Блоки ввода-вывода ПЛИС типа FPGA.
21. Система межсоединений ПЛИС типа FPGA.
22. ПЛИС с комбинированной архитектурой.
23. Современные направления развития ПЛИС.
24. Методы описания поведения цифровых схем.
25. Язык описания схем VHDL, основные понятия.
26. Структура программы. Ход выполнения проекта на языке VHDL.
27. Ключевые слова и пользовательские идентификаторы языка VHDL.
28. Синтаксис объявления объекта на языке VHDL.
29. Состав архитектуры объекта на языке VHDL.
30. Типы данных языка VHDL– предопределенные и определяемые пользователем
31. Скалярные и составные типы языка VHDL.
32. Скалярные типы языка VHDL. Атрибуты скалярных типов.
33. Физические типы языка VHDL. Атрибуты физических типов.
34. Преобразование скалярных типов языка VHDL.
35. Перечислимые типы языка VHDL.
36. Понятия базового типа и подтипа языка VHDL.
37. Составные типы. Массивы. Размерность массива.
38. Задание начальных значений массиву на языке VHDL. Ассоциирование.
39. Задание начальных значений массиву на языке VHDL. Агрегаты.
40. Атрибуты данных типа массив языка VHDL.
41. Массивы неограниченной длины на языке VHDL.
42. Предопределенные типы массивов языка VHDL. Битовые векторы и строки.
43. Операции над массивами на языке VHDL. Фрагменты массивов.
44. Записи, их описание, присвоение значений на языке VHDL.
45. Указательные типы данных языка VHDL.
46. Основные операторы языка VHDL.
47. Оператор условия языка VHDL. Пустой оператор.
48. Оператор CASEязыкаVHDL.
49. Циклы. Оператор LoopязыкаVHDL.
50. Циклы с условием. Оператор цикла WHILEязыкаVHDL.
51. Операторы управления сбором информации о ходе моделирования языка VHDL.
52. Принцип событийного моделирования на языке VHDL.
53. Понятия сигнала, источника сигнала, временной диаграммы, порта на языке VHDL.
54. Атрибуты сигналов языка VHDL.
55. Различие между сигналами и переменными языка VHDL.
56. Оператор условного присваивания значения сигналу на языке VHDL.
57. Разрешение неоднозначности установления сигнала на языке VHDL.
58. Процессы, их описание на языке VHDL. Список чувствительности.
59. Виды задержек и их описание на языке VHDL.
60. Оператор ожидания waitязыкаVHDL.
61. Компоненты. Декларация компонента на языке VHDL.
62. Структурное описание объекта моделирования на языке VHDL.
63. Описание переменных и констант на языке VHDL. Литералы.
64. Библиотеки, их описание на языке VHDL.
65. Пакеты, их описание на языке VHDL.
66. Оператор генерации generate языка VHDL.
67. Задание конфигурации компонентов на языке VHDL. Конфигурационная спецификация и конфигурационная декларация.
68. Задание конфигурации компонентов на языке VHDL. Правила связывания по умолчанию.
69. Описание переменных и констант на языке VHDL.
70. Последовательные операторы языка VHDL.
71. Синхронные и асинхронные процессы и их описание на языке VHDL.
72. Способы описания комбинационной логики на языке VHDL.
73. Описание триггерных схем на языке VHDL.
74. Описание регистровых схем на языке VHDL.
75. Вычисляемые сигналы языка VHDL.