Маркировка ИМС динамической ОП

Интегральные микросхемы синхронной динамической памяти.

Все сигналы стробируются по положитель-ному перепаду синхроимпульсов. Комби-нация управляющих сигналов в каждом такте кодирует определённую команду. С помощью этих команд организуется та же последовательность внутренних сигналов RAS и CAS.

SD RAM (Synchronous DRAM).

Быстродействующая синхронная динами-ческая память, работающая на частоте сис-темной шины 66, 100, 133 МГц.

Лучший пакетный цикл 5-1-1-1.

SD RAM отличается использованием пос-тоянно присутствующего сигнала тактовой f системной шины. Это позволяет создавать внутри МС высокопроизводительный кон-вейер на основе ячеек DRAM со временем доступа 50-70 нс. Конвейерная адресация позволяет инициировать очередной цикл обращения до завершения предыдущего.

Все входные сигналы считаются действи-тельными во время положительного пере-пада тактового сигнала Clock.

Текущая команда определяется комбина- цией сигналов на входах при низком уров- не сигнала на входе CS.

Первые данные пакета появляются через определенное кол-во тактов после коман- ды. Это число называется Cas Latency (CL).

SD RAM – устройство с программируемы- ми параметрами.

Длина пакетного цикла 1, 2, 4, 8 или 256 элементов.

Задержка данных (кол-во тактов) относи-тельно команды чтения программируется для оптимального согласования быстроде-йствия памяти с частотой системной шины.

DDR SDRAM (Dual Data Rate).

Синхронная динамическая ОП с двойной скоростью передачи данных. Память осу-ществляет пересылку данных два раза за такт. Сигнал синхронизации подается по дифференциальной форме по 2^ум линиям Clock и Clock#.

Clock

Clock#

пересылка данных

Частота системной шины 100, 133, 166, 200, 216, 250, 266 МГц.

По стандарту JEDEC микросхемы обозна-чаются как DDR 200 (f=100 МГц), DDR 256 (f=133 МГц).

DDR2 SDRAM.

Обмен данными происходит также на уд-военной частоте синхронизации. Микрос-хемы DDR2 с f 200, 266, 333, 400 МГц по стандарту обозначаются DDR2-400, DDR2-532 и т.д.

МС имеют внутренние резисторы – терми-наторы, подключенные к линиям данных и всем сигнальным линиям, работающих на удвоенной частоте. Эти терминаторы упра-вляются через внешний вход ODT и внут-ренний регистр режима.

Назначение терминаторов: улучшение ка-чества сигналов, передаваемых на высоких частотах.

При инициализации микросхем выбирается сопротивление терминаторов: 75 Ом, 150 Ом, отключено.

Длина пакетного цикла – 4 передачи.

Запоминающий элемент работает на f в 4 раза < f передачи данных (в 2 раза < так-товой f).

Однако, разрядность ячейки в 4 раза > , чем разрядность данных МС.

Такое решение обеспечивает высокую ско-рость передачи, а понижение f ядра – сни-жение потребляемой мощности.

RD RAM (RAM Bus DRAM).

Синхронная память, обеспечивающая 2 передачи данных в такте на частотах сис-темной шины 400, 800 МГц.

Разрядность шины данных 16 бит.

Подсистема памяти состоит из контролле- ра ОП, канала и ИМС памяти. На канале может быть установлено до 32 ИМС.

RD RAM применяют в ячейке памяти с временем доступа 32-53 нс.

Интерфейс имеет малый размах сигнала.

U⁰_вых=1.8 В, U¹_вых=1 В.

контроллер канал

ОП

Маркировка ИМС динамической ОП.

Современные ИМС dram имеют t доступа 32-250 нс. Емкость ИМС – 1-1024 Мбит. Разрядн. ячейки: 1, 4, 8, 9, 16, 18, 32, 36, 64.

Последние 3 цифры цифровой части марки- ровки указывают разрядн. ячейки в битах.

0 0 0 – 1 бит 1 0 0 – 1 бит

4 0 0 – 4 бита 1 6 0 – 16 бит

Ненулевое значение последней цифры мо-жет задавать тип памяти, например EDO.

Перед разрядностью ячейки указывается емкость в Мбитах.

Первые одна или две цифры цифровой части указывают на то, что это ИМС ОЗУ.

Перед цифровой частью указывается имя производителя (HM – Hitachi, KM – Samsung, M – Oki, TMM – Toshiba, (n) PD – NEC, MCN – Motorola, WF – Wafer).

Через дефис указывается время доступа в единицах или десятках нс.

WF 26 16 165 BJ - 6

фир- О ем- раз- t доступа 60 нс

ма З ко- рядность 16б

У сть 16Мб

Организация: 1М*16б

1М*2Б

Емкость: 2МБ

У синхронных ИМС DRAM через дефис указывается спецификация, которая опре-деляет тактовую частоту.

10 - 100МГц, 12 - 83МГц, 7 - 143МГц, 8 - 125МГц, 15 - 66МГц, 3х - 300МГц, 4х - 400МГц. Иногда на маркировке ИМС dram указыва-ется организация. В этом случае в цифро- вой части есть буквы: М – мега, К – кило. НМ 4 1М 16 - 60 кол- разр. во ячеек Организация: 1М*16б 1М*2Б Емкость: 2МБ 17.Контроль информации по паритету. Контроль по паритету позволяет обнаружить нечетное кол-во ошибок. передача прием ошибка 0011 → 0001 обнаружена 0011 → 0101 не обнаружена DB DB DP 7 6 5 4 3 2 1 0 К информационному байту добавляется контрольный бит DP. Информационный байт и контрольный бит должны содержать четное кол-во единиц. DB DB DP 7 6 5 4 3 2 1 0 5 0 0 0 0 0 1 0 1 0 7 0 0 0 0 0 1 1 1 1 18.SIMM модули. Шина данных. Шина адреса. Организация. Емкость. Модуль – печатная плата с установлены- ми на нее ИМС памяти. На модулях ОП устанавливаются ИМС динамической ОП. 1)SIMM 30-pin. *Шина данных DB7-DB0 (DIO). Разрядность ячейки 8 бит. Используется контроль по паритету. *Шина адреса MA10-MA0 (A). Разрядность адреса ячейки 2*11=22 бит. Максимальное кол-во ячеек: 2²² = 4М. *Организация: 4М*8=4М*1Б. *Максимальная емкость: 4МБ. 2)SIMM 72-pin. *Шина данных DB31-DB0. Разрядность ячейки: 32б = 4Б. Используется контроль по паритету. *Шина адреса MA9-MA0. Разрядность адреса ячейки: 2*10=20 бит. Кол-во ячеек в блоке: 2²⁰=1М. *Организация блока: 1М*32б = 1М*4Б *Максимальная емкость блока: 4МБ. На модуле может быть 16 блоков. № блока передается по линиям BS3-BS0. Максимальная емкость модуля: 16 блоков* 4МБ=64 МБ. Организация модулей SIMM.

емко- сть байт	Организация
с параметром	без параметра
30-pin	72-pin	30-pin	72-pin
256К 1М 2М 4М 8М 16М 32М 64М	256К*9 1М*9 - 4М*9 - - - -	- 256К*36 512К*36 1М*36 2М*36 4М*36 8М*36 16М*36	256К*8 1М*8 - 4М*8 - - - -	- 256К*32 512К*32 1М*32 2М*32 4М*32 8М*32 16М*32

19.DIMM модули. Шина данных. Шина адреса. Организация. Емкость.

DIMM 168-pin.

Разрядность ячейки 64 бит.

Используется контроль по паритету 64 б + 8 б = 72 бит.

Контроль ECC (Error And Correcting Memory).

ECC позволяет обнаружить и исправить одиночные ошибки или обнаружить двой- ные ошибки.

По внутренней организации близки к SIMM 72-pin, но имеют удвоенную разрядность 8 б и соответственно удвоенное кол-во линий (CAS [7-0], RAS [7-0], WE0#, WE2#), что позволяет организовать модули в виде двух, четырехбайтовых банков.

Ключевые перегородки задают поколение модулей и напряжение питания.

A B

10 11 40 41

VCc	1е поколение А В	2е поколение А В
3 В   5 В

Модули DIMM первого поколения.

Адресные и управляющие сигналы буфе- ризированы.

Модули создают минимальную нагрузку на шину памяти.

На буферные ИМС вносят дополнитель- ную задержку ≈ 5 нс.

Модули комплектуются асинхронными DRAM: FPM, EDO, BEDO.

Применяется параллельная идентификация. Параметры быстродействия, объема и тип МС передаются по 8 линиям PD.

Напряжение питания 5 В.

Модули DIMM второго поколения.

Позволяют использовать МС FPM, EDO, SD RAM.

В модулях применена последовательная идентификация параметров. Параметры идентификации хранятся в энергонезави- симой памяти и передаются последова- тельным кодом по интерфейсу I2C.

Существуют модули:

*Unbuffered DIMM, у которых входные и выходные цепи не буферизированы. Эти модули сильнее загружают шину памяти, но позволяют реализовать максимальное быстродействие обычно одного слота.

*Registered DIMM, модули синхронной памяти, у которых адресные и управляю- щие сигналы буферизированы регистрами. Эти модули < загружают шину памяти.

Емкость DIMM-модулей 8-1024 МБ.

DIMM 184-pin.

Устанавливаются ИМС DDR SD RAMM.

Один ключ – между 52 и 53 контактом.

Разрядность ячейки 64 бита.

Используется контроль ЕСС.

Есть варианты с регистрами в адресных и управляющих цепях и без регистров.

Идентификация – последовательная.

U_пит.=2,5 В.

Емкость модулей 256 МБ – 1 ГБ.

DIMM 240-pin.

Устанавливаются ИМС DDR 2 SD RAM.

Ключ один.

U_пит.=1,8 В.

Емкость 256 МБ – 2 ГБ.

20.RIMM модули.

Разрядность ячейки 16 бит.

Устанавливаются на ИМС RD RAM.

U_пит.=2,5 В.

ИМС сверху закрыты крышкой радиатора.

Форм-фактор RIMM – DIMM 168-pin.

В свободные слоты RIMM устанавлива- ются модули без ИМС.

Банк памяти.

Банк – минимальное количество памяти, которое адресует процессор за один раз, что соответствует разрядности шины дан- ных микропроцессора.

Необходимо обеспечить равенство шины данных МП и разрядности ячейки ОП.

Модули ОП в банке устанавливаются для того, чтобы увеличить разрядность ячейки.

Модули в банке работают одновременно, поэтому должны быть абсолютно одина- ковыми.

МП	Шина данных в битах
Pentium’ы

Задание: SIMM 2М*36. Организация 2М*4. ШД МП 64. Максимальное кол-во адресов, формируемое контроллером ОП 8 М.

1)Кол-во ИМС на модуле.

Организация SIMM 2 М * 36.

ИМС 2 М * 4

36/4=9 штук.

2)Размер банка по определению банка.

ШД МП 8 Байт.

3)Max. кол-во модулей. Объем ОП.

ШД МП / разрядность ячейки модуля = = 64/32 = 2 модуля.

Емкость модулей * кол-во модулей = = (2М*4Б)*2 = 16 МБ – объем ОП.

4)Кол-во банков.

Max. кол-во адресов ОП / кол-во адресов в банке = 8М / 2М = 4.

5)Max. кол-во модулей. Емкость.

Кол-во банков * кол-во модулей в банке = = 4 * 2 = 8 модулей.

2М*4Б 2М*4Б 0–2М-1

2М*8Б банк 0

4М*8Б

6М*8Б 2М*4Б 2М*4Б 2М–4М-1

8М*8Б 2М*8Б банк 1

2М*4Б 2М*4Б 4М–6М-1

2М*8Б банк 2

2М*4Б 2М*4Б 6М–8М-1

2М*8Б банк 3

Емкость = 8 МБ * 8 = 64 МБ.

6)Кол-во слотов.

8 слотов.

7)Используется контроль?

Да – 32+4 контрольных бит = 36.