Мультиплексоры и селекторы

Мультиплексоры. Этофункциональный узел ЭВМ, осуществляющий микрооперацию передачи сигнала с одного из своих входов на один выход. На рисунке 2.25 показаны схема и функциональное обозначение стробируемого мультиплексора К155КП7.

Рисунок 2.25 – Мультиплексор К155КП7

Структура этого узла описывается следующими уравнениями:

Вход V используется для стробирования и наращивания числа входов мультиплексора. Входы a₄, a₂ и а₁ – адресные. Двоичный код на этих входах определяет, какой сигнал D_i, будет передан на выход. Например, при a₄ = 1, a₂ = 0, а₁ = 1, V = 0 сигнал D₅ передается на выход, так как все остальные члены в формуле при этом наборе будут равны нулю, т. е. y₁ =D₅, a y₂ = . Способ наращивания мультиплексоров (до 16 входов) показан на рисунке 2.26.

Рисунок 2.26 – Наращивание мультиплексоров

Селекторы.Селектор (демультиплексор) – функциональный узел, осуществляющий операцию передачи сигнала с одного входа на один из нескольких выходов. Селекторы в виде самостоятельных узлов изготовляются редко, так как их функции может выполнять дешифратор. Очевидно, что входной сигнал активизирует тот выход дешифратора, который соответствует конкретному набору переменных, являющихся в данном случае адресом селектора. Использование дешифратора для мультиплексирования показано на рисунке 2.27.

Рисунок 2.27 – Селектор-мультиплексор 564КП2

Широкие возможности предоставляет мультиплексор-селектор, выполненный на КМДП-структурах. На рисунке 2.27 показаны схема и функциональное обозначение микросхемы 564КП2. Один из восьми выходов дешифратора, задаваемый адресом а₄а₂а₁ при V = 0, открывает соответствующий двунаправленный ключ Кл, обеспечивая связь цепей у и D_i. При V = 1 все ключи закрыты. Данная схема может использоваться в качестве дешифратора с активным уровнем выходов «1» или «0» и мультиплексора. При использовании схемы в качестве дешифратора с уровнем выходов «1» необходимо присоединить цепь у к источнику питания, а цепи D_i через резисторы не менее 20 кОм – к земле.

При использовании схемы в качестве дешифратора с активным уровнем выходов «0» необходимо присоединить цепь у к земле, а цепи D_i через резисторы не менее 20 кОм – к источнику питания. Входами дешифратора будут входы а₄, а₂, а₁, а выходами – D_i. При использовании схемы в качестве мультиплексора адресными входами являются входы а₄, а₂, а₁; информационными входами – D_i, а выходом – у.

При использовании схемы в качестве селектора адресными входами являются входы а₄, а₂, а₁, информационным входом – у, а выходами D_i. Из приведенных примеров следует, что мультиплексоры и селекторы являются многофункциональными узлами.

Счётчики импульсов

Подсчет числа импульсов является наиболее распространенной операцией в устройствах цифровой обработки информации. В устройствах цифровой обработки информации измеряемый параметр (угол поворота, перемещение, скорость, частота, время, температура и т. д.) преобразуется в импульсы напряжения, число которых в соответствующем масштабе характеризует значение данного параметра. Эти импульсы подсчитываются счетчиками импульсов и выражаются в виде цифр.

По целевому назначению счетчики подразделяют на простые и реверсивные. Простые счетчики, в свою очередь, подразделяют на суммирующие и вычитающие. Суммирующий счетчик предназначен для выполнения счета в прямом направлении, т. е. для сложения. С приходом очередного счетного импульса на вход счетчика его показание увеличивается на единицу. Вычитающий счетчик служит для осуществления счета в обратном направлении, т. е. для вычитания. Каждый счетный импульс, поступающий на вход вычитающего счетчика, уменьшает его показание на единицу.

Реверсивные счетчики предназначены для выполнения операции счета как в прямом, так и в обратном направлении, т. е. они могут работать в режиме сложения и вычитания. Основными параметрами счетчиков являются модуль счета (коэффициент счета К) и быстродействие.Коэффициент счета определяет число импульсов, которое может быть сосчитано счетчиком.

Быстродействие счетчика характеризуется максимальной частотой f_сч следования счетных импульсов и связанным с ней временем t_уст установки счетчика. Величина t_уст определяет максимальное время протекания переходных процессов во всех разрядах счетчика с поступлением на вход очередного счетного импульса.Счетчики импульсов выполняются на основе триггеров. Счет числа поступающих импульсов производится с использованием двоичной системы счисления.

Двоичные суммирующие счетчики с непосредственной связью: они производят счет поступающих импульсов в двоичной системе счисления. Основным узлом двоичного счетчика (служащим также его разрядом) является триггер со счетным запуском, осуществляющий подсчет импульсов по модулю 2.

Многоразрядные двоичные суммирующие счетчики с непосредственной связью выполняются путем последовательного соединения счетных триггеров. Принцип действия двоичного счетчика с непосредственной связью рассмотрим на примере четырехразрядного счетчика, показанного на рисунке 2.28. Схема выполнена на счетных Т_t-триггерах с внутренней задержкой. Работу схемы иллюстрируют временные диаграммы, приведенные на рисунке 2.28, и таблица 2.4.

Рисунок 2.28 – Двоичный четырёхразрядный счётчик

По окончании 15-го импульса все разряды счетчика устанавливаются в состояние «1», а 16-й импульс переключает первый разряд счетчика в «0». В соответствии с рисунком 2.28 и таблицей 2.4, установка в исходное состояние «0» двух последовательно включенных триггеров (DD1 и DD2) осуществляется четвертым счетным импульсом, трех триггеров (DD1-DD3) – восьмым и четырех триггеров – 16-м счетным импульсом. Из этого следует, что модуль счета двухразрядного, трехразрядного и четырехразрядного двоичных счетчиков равен соответственно 4, 8 и 16. Модуль счета двоичного счетчика находят из соотношения К_сч = 2^N,где N – число разрядов счетчика.

В процессе работы двоичного счетчика частота следования импульсов на выходе каждого последующего триггера уменьшается вдвое по сравнению с частотой его входных импульсов. Это свойство схемы используют для построения делителей частоты.При использовании схемы в качестве делителя частоты входной сигнал подают на счетный вход первого триггера, а выходной снимают с последнего триггера.

Выходная и входная частоты связаны соотношением f_вых = f_вх/К_сч.Максимальное время установки t_{уст max} в двоичных счетчиках с непосредственной связью характеризуется суммарной задержкой в последовательной передаче информации от младшего к старшему разрядусчетчика. Другими словами, параметр определяется временем перехода счетчика из кода 2^N – 1 в код 00...0. Его находят из соотношения t_{уст max} = Nt_зт , где t_зт – задержка переключения Т_t-триггера после окончания счетного импульса.

Таблица 2.4 – Состояние триггеров счётчика

Число импульсов	Триггер 1	Триггер 2	Триггер 3	Триггер 4
	0	0	0	0
	0	0	0	1
	0	0	1	0
	0	0	1	1
	0	1	0	0
	0	1	0	1
	0	1	1	0
	0	1	1	1
	1	0	0	0
	1	0	0	1
	1	0	1	0
	1	0	1	1
	1	1	0	0
	1	1	0	1
	1	1	1	0
	1	1	1	1
	0	0	0	0

Время установки возрастает с увеличением числа разрядов, что сказывается на быстродействии счетчика. Максимальная частота следования счетных импульсов ограничивается величиной:

f_{вх max} = 1/(t_и + t_{уст max}) . (2.13)

При работе счетчика в режиме деления частоты его предельная частота определяется предельной частотой переключения триггера первого разряда:

f_{вх max} = 1/(t_и + t_зт) . (2.14)

Счетчики с коэффициентом счета К_сч ¹ 2^N.

На практике часто возникает необходимость в счетчиках, коэффициент счета которых не соответствует указанному значению 2^N. Такие счетчики выполняются на основе двоичных счетчиков. Общий принцип их построения основывается на исключении у счетчика с К_сч = 2^N соответствующего числа «избыточных» состояний. Число избыточных состояний s определяется разностью: s = 2^N – К_сч, где 2^N – количество состояний двоичного счетчика; К_сч – требуемый коэффициент счета. Число триггеров счётчика выбирают по минимуму величины s. Например, при построении счетчика с К_сч = 3на двух триггерах и счетчика с К_сч = 10 на четырех триггерах следует исключить соответственно 1 и 6 состояний.

Способы построения счетчиков с коэффициентом счета К_сч ¹ 2^N достаточно разнообразны. Наибольшее распространение получили способ принудительной установки в состояние «0» всех разрядов двоичного счетчика и способ принудительного насчета. По первому способу реализуются счетчики с естественным порядком счета, по второму – счетчики с принудительным счетом.

В счетчиках с естественным порядком счета порядок счета такой же, как в двоичных счетчиках. Отличие заключается в том, что путем введения дополнительных связей счет заканчивается раньше значения 2^N. У счетчика с К_сч = 10 переход разрядов в состояние «0» будет происходить с приходом не 16-го, а 10-го счетного импульса («Система 16 – 6»).

В счетчиках с принудительным насчетом исключение избыточных состояний двоичного счетчика достигается путем принудительной установки отдельных его разрядов всостояние «1» в процессе счета. Принудительный насчет осуществляется введением обратных связей со старших разрядов двоичного счетчика в младшие, благодаря чему соответствующие младшие разряды вне очередипереключаются в состояние «1».

Вследствие принудительного насчета показания рассматриваемых счетчиков не соответствуют двоичной системе счисления. По этой причине их относят к классу счетчиков с «произвольным» порядком счета. Способ реализации счетчиков с принудительным насчетом показан на примере функциональной схемы счетчика с К_сч = 10 (рисунок 2.29).

Рисунок 2.29 – Функциональная схема декадного счетчика

с принудительным насчетом

До записи «1» в четвертый разряд, т. е. до прихода восьмого счетного импульса, счетчик работает как двоичный (таблица 2.5). С приходом восьмого счетного импульса «1» записывается в триггер Т₄ с осуществлением обратной связи на запись «1» во вторую и третью ячейки.

Таблица 2.5 – Состояние триггеров счётчика с принудительным счётом

Число входных импульсов	Т4	Т3	Т2	Т1
8*®14

Таким образом, после восьмого счетного импульса вследствие принудительного насчета в счетчик записывается число 8 + 6 = 14. Девятый счетный импульс устанавливает «1» в триггере Т₁,а десятый счетный импульс возвращает счетчик в исходное нулевое состояние.

Счетчики с К_сч = 10называют десятичными, или декадными. Они нашли широкое применение для регистрации числа импульсов с последующим визуальным отображением результата.

Десятичные счетчики часто включают последовательно (рисунок 2.30).

Рисунок 2.30 – Последовательное соединение декадных счётчиков

Если в пределах всех декад счет ведется в двоичной системе счисления, то, например, числу 978 будет отвечать код1001 0111 1000, характеризующий двоично-десятичную систему счисления.

Электронная промышленность выпускает широкую номенклатуру интегральных схем счётчиков. Типичным представителем является счётчик 531ИЕ16 – синхронный, реверсивный, декадный, двоично-десятичныйсчётчик. Эта ИС позволяет строить счётчики с предустановкой, строить комбинированные схемы счётчиков, управлять их коэффициентом счёта и управлять направлением счёта.

Современными счётчиками КМОП ИС являются микросхемы КР1554ИЕ6, ИЕ7, ИЕ10, ИЕ18 и ИЕ23, имеющие примерное время задержки распространения в диапазоне 9-22 нс.Развитие этой технологии – серии 5514 и 5554. Кроме счётчиков в сериях общего назначения имеются счётчики и в сериях сверхбыстродействующих ИС. Микросхемы серии 6500 (буферизированная полевая логика, материал GaAs) работают на максимальной частоте не менее 1000 МГц и имеют время задержки распространения 1-2 нс. Так, 6500ИЕ4 – 4-разрядный двоичный счётчик с предустановкой. Напряжения питания ИС этой серии – 4 В и минус 2,5 В. Выход – с открытым истоком, сопротивление внешней нагрузки – 50 Ом.

Особо стоит сверхбыстродействующая серия 193, используемая с закрытым входом (с разделительным конденсатором) и имеющая высокую чувствительность, но работающая от конечного значения нижней входной частоты. Так, счётчик К193ИЕ9 с коэффициентом счёта 4 работает на нижней частоте 150 МГц при напряжении 0,6 В и на верхней 1,3 ГГц, а при нескольких милливольтах на частоте 1150 МГц. Счётчик Н193ПЦ5 работает в диапазоне частот 1500-3000 МГц. В этой серии имеются микросхемы для построения сверхвысокочастотных делителей частоты с управляемым коэффициентом деления. У этих ИС есть управляющий вход, изменяющий коэффициент счёта дискретно: так, счётчик 193ИЕ8 имеет управляемый коэффициент счёта 20/22, а микросхема ИЕ2 – коэффициент 10/11.

Сумматоры

Сумматораминазываются логические устройства, выполняющие операцию сложения двух чисел.В зависимости от способа обработки чисел различают последовательные и параллельные сумматоры. Последовательные сумматоры строятся на основе одноразрядной суммирующей схемы. В таких устройствах сложение двух чисел производится поразрядно последовательно во времени. Параллельные сумматоры строят, как правило, на основе композиции одноразрядных суммирующих схем, причем обработка чисел в таких устройствах производится одновременно во всех разрядах. Логическое проектирование в этом случае сводится к синтезу одноразрядных сумматоров и организации цепей переносав соответствии с заданными требованиями на быстродействие [5].

Одноразрядные суммирующие схемы различают по числу входов. Рассмотрим синтез одноразрядных суммирующих схем на два входа а_i и B_i: эти схемы часто называются полусумматорами или сумматорами по модулю 2. Выходными сигналами такого устройства являются сумма С_i и перенос П_i, который при суммировании по модулю 2 не используется. Работа полусумматора может быть задана таблицей истинности(таблица 2.6), в соответствии с которой функции выходов С_i и П_i могут быть записаны в виде:

; П_i = A_iВ_i. (2.15)

Таблица 2.6 – Таблица истинности полусумматора

Аi	Bi		Ci	Пi

При построении сумматоров на ИС обычно ставится задача оптимального проектирования для удовлетворения требования максимального быстродействияи обеспечения минимального количества однотипных логических элементов. Быстродействие устройств на ИС в основном определяется задержкой логических элементов НЕ. Поэтому для получения максимального быстродействия сумматоров необходимо проектировать схему с минимальным числом последовательно соединенных элементов НЕ. Отсюда предпочтительным при построении комбинационных схем с максимальным быстродействием является функционально избыточный базис И-ИЛИ-НЕ.

Рассмотрим реализацию полусумматора на логических элементах И-ИЛИ-НЕ. Для этого представим выражение для переключательной функции в виде структурного уравнения:

С_i = ; . (2.16)

Схемное решение для этой функции с учетом цепи образования переноса показано на рисунке 2.31.

Поскольку коэффициент разветвления по выходу логического элемента И внутри интегральных схем, как правило, не превышает единицы, то при реализации переключательной функции П_i для однотипности применяется элемент И-ИЛИ-НЕ, в котором в силу использования только одного входа элементов И выполняется функция ИЛИ-НЕ. Тогда функция П_i может быть представлена структурным уравнением:

П_i = . (2.17)

Рисунок 2.31 – Полусумматор на элементах И-ИЛИ-НЕ

Одноразрядные полные суммирующие схемы (сумматоры на три входа) предназначены для образования выходных сигналов суммы С_i и переносаП_i по сигналам на входеA_i, B_i, П_i-1. Закон функционирования такого полного сумматора определяется таблицей истинности (таблица 2.7).

Таблица 2.7 – Таблица истинности полного сумматора

Аi	Bi	Пi-1		Ci	Пi
	0
	0
		0
	1

По этой таблице может быть составлено выражение для переключательных функций С_i и П_i в СДНФ:

; (2.18)

. (2.19)

Эти уравнения можно представить в виде структурных формул, удобных для реализации на логических элементах И-ИЛИ-НЕ. Для удовлетворения требования минимальных аппаратурных затрат используют метод минимизации схем. С этой целью преобразуют выражения так, чтобы обеспечить максимально возможное число общих членов. Структурное уравнение суммы представляется в следующем виде:

; (2.20)

П_i = . (2.21)

Схема, реализующая данные функции, представлена на рисунке 2.32. Быстродействие сумматора определяется временем задержки трех элементов НЕ.

Методы построения параллельных сумматоров на основе каскадного соединения одноразрядных полных сумматоров: различают параллельные комбинационные сумматоры с последовательным, одновременным и комбинированным переносом. Выбор типа переноса между разрядами суммирующего устройства определяется требованиями к его быстродействию.

Рисунок 2.32 – Схема полного сумматора в базисе И-ИЛИ-НЕ

Сумматоры с последовательным переносом имеют сравнительно низкое быстродействие, определяемое временем суммирования при сложении двух n-разрядных чисел. На входы каждой одноразрядной схемы сумматора поступают два слагаемых и перенос из предыдущего разряда. Каждый одноразрядный сумматор вырабатывает сумму и перенос в следующий разряд. Сигнал переноса, образованный в младшем разряде, распространяется последовательно по цепям переноса к старшим разрядам.Поэтому время распространения переноса определяется суммарной задержкой этих цепей.

С целью повышения быстродействия применяют сумматоры с одновременным переносом.У них время распространения переноса не зависит от числа разрядов и определяется только временем задержки схемы переноса. В качестве недостатка сумматоров с одновременным переносом следует отметить значительный рост аппаратурных затрат при построении схем межразрядных переносов,что практически ограничивает возможность такого метода реализации сумматоров. Сложность цепей переноса определяет допустимое число разрядов в таких сумматорах.

В сумматорах с комбинированным переносом полные одноразрядные сумматоры объединяются в группы. Внутри группы, как правило, осуществляется одновременный перенос. Между группами перенос может быть как последовательный, так и одновременный. Организация переноса в комбинационных n-разрядных сумматорах с комбинированным переносом позволяет проектировать схемы, отвечающие предъявляемым требованиям к быстродействию и приемлемые в отношении аппаратурных затрат.

Вопросы для самотестирования

1 Чем характеризуются последовательные регистры (регистры сдвига)? Из чего они состоят?

2 Какие логические устройства называются преобразователями кодов? Какие основные операции входят в процедуру их синтеза?

3 Укажите основные способы построения счётчиков импульсов с коэффициентом счёта, не равным 2ⁿ.

4 Охарактеризуйте параметр «импульсная помехоустойчивость» логического элемента.

5 Что характерно для таблицы состояний дешифратора двоично-десятичного кода в единичный десятичный код?