Одноразрядный двоичный сумматор

Лабораторная работа №3

МНОГОРАЗРЯДНЫЕ ДВОИЧНЫЕ СУММАТОРЫ.

СЛОЖЕНИЕ ЧИСЕЛ С ФИКСИРОВАННОЙ ЗАПЯТОЙ

В ОБРАТНОМ И ДОПОЛНИТЕЛЬНОМ КОДАХ

Цель работы. Изучение комбинационного одноразрядного и многоразрядного двоичного сумматора и сложение чисел в обратном и дополнительном кодах

Одноразрядный двоичный сумматор

Одноразрядный двоичный сумматор является комбинационной схемой с тремя входами и двумя выходами имеет вид:

При параллельном суммировании на входы каждого разряда сумматора поступают значения цифр а и b соответствующих разрядов слагаемых и значение переноса p с младших разрядов сумматора. На выходе одноразрядного сумматора формируются значения цифры соответствующего разряда суммы Sи переноса в старший разряд сумматора P.

Таблицы истинности (таблица 1) для значениий S и P одноразрядного сумматора построены на основе сложения для двоичной системы счисления.

Для каждого выходного сигнала составляются все комбинации входных сигналов, при которых выходные сигналы S и P принимают единичные значения:

,

.

Таблица 1.
Таблица истинности выходов одноразрядного сумматора
№	Входы	Выходы
a	b	p	S	P

Из таблицы истинности видно, что переменная P принимает значение только для таких комбинаций входных переменных, когда хотя бы две переменные имеют единичные значения. Это можно записать в виде:

.

Анализируя функцию S можно заметить, что значение S равно единице, если в комбинациях входных сигналов присутствует хотя бы один единичный сигнал, и нет одновременно двух единичных значений переменных (компонента: = ) или есть совпадение трех входных единичных сигналов (компонента abp), т.е.:

На основе этих выражений построим схему одноразрядного двоичного сумматора (рис. 2):

По этой причине часто одноразрядный сумматор строят без совместной минимизации схем формирования выходных сигналов по уравнениям:

,

.

2. Многоразрядные сумматоры

Обычно в ЭВМ используют обработку данных параллельно по разрядам. Для такой обработки используются многоразрядные (параллельные) сумматоры.

Сумматор для параллельной обработки данных получают на основе поразрядного соединения одноразрядных схем.

Пример построения многоразрядного сумматора представлен на рис. 3.

Сумматор имеет 2n входных разрядных линий a_iиb_i для приема цифр слагаемых, n выходных линий S_n разрядов суммы, выход переноса Р_n из старшего разряда и вход переноса р₀ на младший разряд сумматора.

На функциональных схемах многоразрядные функциональные узлы обозначаются в виде прямоугольников с тремя полями (рис. 4).

В основном поле обозначается функциональное назначение схемы. Для сумматора это SM (СМ,å).

Боковые поля предназначены для обозначения данных: левое поле для входных данных, правое – для выходных. Боковые поля могут иметь секции для разделения разноименных входных или выходных данных.

Обратный код

Положительные числа в прямом и обратном кодах имеют одинаковую форму записи.

Для получения обратного кода для отрицательного числа следует в разряд с отрицательным весовым коэффициентом записать 1, а в остальных разрядах прямого кода заменить 1 на 0, а 0 на 1. Аналогично образуется и прямой код отрицательного числа из обратного.

Пример 1. Получить обратный код для числа А = -10101,1011.

Решение. [A]_пр = 1.10101,1011, [A]_обр = 1.01010,0100.

Важно заметить, что в обратном коде отрицательного числа нули, записанные в конце числа после запятой и в начале числа, после 1, отделенные точкой, отбрасывать нельзя, но можно отбрасывать записанные на этих позициях 1.

Нуль в обратном коде имеет два представления:

+ 0 : [0]_обр = 0.00 … 0, - 0 : [0]_обр = 1.11 … 1.