Арифметические основы цифровой техники
Разделы 1 и 2
Содержание
1 ОСНОВЫ ЦИФРОВОЙ ТЕХНИКИ.. 9
1.1 Арифметические основы цифровой техники. 9
Таблица 1.1 – Представление десятичных чисел в позиционных системах счисления 9
Рисунок 1.1– Распределение разрядной сетки для двоичных чисел с фиксированной точкой. 10
Рисунок 1.2 – Область представляемых чисел с фиксированной точкой. 10
Рисунок 1.3 – Распределение разрядной сетки для двоичных чисел с плавающей точкой 10
Таблица 1.2 – Сложение двоичных чисел. 11
Таблица 1.3 – Вычитание двоичных чисел. 11
Таблица 1.4 – Символьный код КОИ-7. 11
1.2 Логические основы цифровой техники. 12
Таблица 1.5 – Таблица истинности для элементарных логических функций одного аргумента. 12
Таблица 1.6 – Таблица истинности для элементарных логических функций двух аргументов. 12
Рисунок 1.4 – Реализация элементарных логических функций одного аргумента f0 (а) и f3 (б) 12
Рисунок 1.5 – Реализация элементарной логической функции 
(а) и условное графическое обозначение повторителя (б и в) 13
Рисунок 1.6 – Реализация элементарной логической функции f2(x) (а) и условное графическое обозначение инвертора (б и в) 13
Таблица 1.7 – Полная совокупность элементарных логических функций двух аргументов. 14
Рисунок 1.7 – Реализация на основе логических элементов И‑НЕ логических элементов НЕ (а) и И (б) 17
Рисунок 1.8 – Реализация на основе логических элементов ИЛИ‑НЕ логических элементов НЕ (а) и ИЛИ (б) 18
Рисунок 1.9 – Логическая схема устройства в базисе И-НЕ. 18
Рисунок 1.10 – Логическая схема устройства в базисе ИЛИ-НЕ. 19
1.3 Схемотехнические основы цифровой техники. 19
Рисунок 1.11 – Условное обозначение микросхемы 1533ЛА3. 19
Таблица 1.8 – Обозначение цифровых ИС для подгруппы логических элементов 20
Рисунок 1.12 – Условное графическое обозначение расширителя (а), логического элемента 2И-2ИЛИ-НЕ/2И-2ИЛИ с возможностью расширения по ИЛИ (б) и логического элемента 3ИЛИ-НЕ/3ИЛИ (в) 20
Рисунок 1.13 – Зоны отображения сигналов на выходах и входах логических элементов 21
Рисунок 1.14 – Направление выходных и входных токов при высоком уровне выходного напряжения (а) и низком уровне – (б) 21
Рисунок 1.15 – Временные диаграммы входного и выходного напряжений при переключении инвертирующего логического элемента. 22
Рисунок 1.16 – Принципиальная электрическая схема базового элемента схемотехники ТТЛ.. 22
Рисунок 1.17 – Схема подключения диода Шотки к биполярному транзистору (а) и УГО транзистора Шотки (б) 23
Рисунок 1.18 – Схема инвертора на КМОП-транзисторах. 23
Рисунок 1.19 – Смеха логического элемента И-НЕ на МОП-транзисторах. 24
Рисунок 1.20 – Схема логического элемента ИЛИ-НЕ на МОП-транзисторах. 25
Рисунок 1.21 – Схемы логических выходов цифровых элементов схемотехники ТТЛШ (а) и КМОП (б) 25
Рисунок 1.22 – Временная диаграмма тока, потребляемого цифровым элементом при переключении из одного логического состояния в другое. 26
Рисунок 1.23 – Инвертор схемотехники КМОП с тремя состояниями выхода. Принципиальная схема (а) и условное графическое обозначение (б) 26
Рисунок 1.24 – Схемы выходов цифровых элементов с открытым коллектором (стоком) схемотехники ТТЛШ (а) и схемотехники КМОП (б) 27
Рисунок 1.25 – Схема реализации монтажной логики (а) и индикации уровня логической единицы (б) и уровня логического нуля (в) с помощью логических элементов с открытым коллектором (стоком) 27
Рисунок 1.26 – Схема наращивания числа входов для логических элементов И (а) и ИЛИ (б) 28
Рисунок 1.27 – Схема наращивания числа входов для логических элементов И-НЕ (а) и ИЛИ-НЕ (б) 28
Рисунок 1.28 – Схема снижения нагрузки на выходах логических элементов с помощью буферных элементов (а) и путем разделения нагрузки (б) 29
Рисунок 1.29 – Схема входной цепи элемента схемотехники КМОП с подтягивающим (а) и заземляющим (б) резисторами. 29
1.4 Анализ и синтез комбинационных цифровых устройств. 30
Таблица 1.9 – Таблица истинности для логической функции трех аргументов 30
Рисунок 1.30 – Карты Карно для логических функций трех (а) и четырех (б) аргументов 30
Таблица 1.10 – Таблица истинности для логической функции трех аргументов 30
Рисунок 1.31 – Карта Карно для логической функции трех аргументов, функционирование которой задано таблицей 1.10. 31
Рисунок 1.32 – Карта Карно и результат минимизации к примеру 1.23. 31
Рисунок 1.33 – Карта Карно и результат минимизации к примеру 1.24. 31
Рисунок 1.34 – Карта Карно и результат минимизации к примеру 1.25. 31
Рисунок 1.35 – Карта Карно и результат минимизации к примеру 1.26. 32
Рисунок 1.36 – Карта Карно и результат минимизации к примеру 1.27. 32
Рисунок 1.37 – Карта Карно и результат минимизации к примеру 1.28. 32
Рисунок 1.38 – Карта Карно для не полностью заданной логической функции 32
Рисунок 1.39 – Варианты минимизации не полностью заданной логической функции 33
Таблица 1.11 – Таблица истинности для логической функции четырех аргументов 33
Рисунок 1.40 – Карта Карно для логической функции четырех аргументов в МДНФ 34
Рисунок 1.41 – Логическая схема устройства в базисе И-НЕ. 34
Рисунок 1.42 – Карта Карно для логической функции четырех аргументов в МКНФ 35
Рисунок 1.43 – Логическая схема устройства в базисе ИЛИ-НЕ. 35
2 ЦИФРОВЫЕ УСТРОЙСТВА.. 36
2.1 Типовые комбинационные цифровые устройства. 36
Рисунок 2.1 – Логическая схема, поясняющая механизм возникновения статического риска в КЦУ (а) и временные диаграммы ее работы (б, в и г) 36
Рисунок 2.2 – Условное графическое обозначение двоичного дешифратора со входом разрешения. 37
Таблица 2.1 – Таблица истинности двоичного дешифратора. 37
Рисунок 2.3 – Логическая схема двоичного дешифратора со входом разрешения 38
Рисунок 2.4 – Упрощенная логическая схема двухступенчатого дешифратора при n = 4 39
Рисунок 2.5 – Схема наращивания разрядности двоичного дешифратора. 40
Рисунок 2.6 – Условное графическое обозначение двоичного шифратора. 40
Таблица 2.2 – Таблица истинности двоичного шифратора. 41
Рисунок 2.7 – Логическая схема двоичного шифратора. 41
Рисунок 2.8 – Условное графическое обозначение микросхемы приоритетного шифратора К555ИВ1. 41
Рисунок 2.9 – Условное графическое обозначение преобразователя кода 8421 в код с избытком 3. 42
Таблица 2.3 – Таблица истинности преобразователя кода 8421 в код 2421. 42
Рисунок 2.10 – Карты Карно для преобразователя кода 8421 в код с избытком 3 43
Рисунок 2.11 – Логическая схема ПК 8421 в код с избытком 3 в основном базисе 44
Рисунок 2.12 – Преобразователь кода с частично регулярной структурой. 45
Рисунок 2.13 – Преобразователь кода на основе ПЗУ.. 45
Рисунок 2.14 – Условное графическое обозначение одноразрядного мультиплексора для m = 4. 45
Таблица 2.4 – Таблица истинности одноразрядного мультиплексора для m = 4 46
Рисунок 2.15 – Одноразрядный мультиплексор для m=4. Логическая схема неструктурированная (а) и структурированная (б) 47
Окончание рисунка 2.15. Ошибка! Закладка не определена.
Рисунок 2.16 – Схема наращивания числа информационных входов мультиплексора 47
Рисунок 2.17 – Схема реализации неравнозначности при настройке УЛМ константами 48
Рисунок 2.18 – Условное графическое обозначение одноразрядного демультиплексора для m = 4. 48
Таблица 2.5 – Таблица истинности одноразрядного демультиплексора для m = 4 48
Рисунок 2.19 – Одноразрядный демультиплексор. 49
Логическая схема неструктурированная (а) и структурированная (б) 49
Рисунок 2.20 – Условное графическое обозначение ОДС.. 50
Таблица 2.6 – Таблица истинности ОДС.. 50
Рисунок 2.21 – Минимизация функций ОДС. Карты Карно для выхода суммы si (а) и выхода переноса ci+1 (б) 50
Рисунок 2.22 – Логическая схема ОДС.. 51
Рисунок 2.23 – Логическая схема МДС последовательного действия. 52
Рисунок 2.24 – Логическая схема МДС параллельного действия с последовательным переносом. 52
Рисунок 2.25 – Функциональная схема четырехразрядной секции сумматора с ускоренным (параллельным) переносом. 53
Рисунок 2.26 – Базовая структура ПЛМ.. 53
Рисунок 2.27 – Схема ПЛМ на вентильном уровне. 54
Рисунок 2.28 – ПЛМ схемотехники ТТЛШ. Элементы связей в матрицах И (а) и ИЛИ (б) 54
2.2 Триггерные устройства. 55
Таблица 2.7 – Условное графическое обозначение входов синхронизации С и временные диаграммы процессов переключения. 55
Рисунок 2.29 – Определение параметров предустановки и выдержки для синхронных триггеров. 56
Рисунок 2.30 – Условное графическое обозначение асинхронного RS-триггера 56
Таблица 2.8 – Таблица состояний асинхронного RS-триггера. 56
Рисунок 2.31 – Карты Карно для минимизации выходных функций асинхронного RS-триггера в ДНФ. 57
Рисунок 2.32 – Логические схемы асинхронного RS-триггера в базисе ИЛИ-НЕ 57
Таблица 2.9 – Таблица переходов RS-триггера. 57
Рисунок 2.33 – Временные диаграммы работы асинхронного RS-триггера в базисе ИЛИ-НЕ. 58
Рисунок 2.34 – Логические схемы асинхронного R̅S̅-триггера на элементах И-НЕ (а, б, в) и условное графическое обозначение (г) 59
Таблица 2.10 – Таблица состояний асинхронного R̅S̅-триггера. 59
Рисунок 2.35 – Синхронный RS-триггер со статическим управлением. 60
Структурная схема (а) и логическая схема (б) 60
Таблица 2.11 – Таблица состояний синхронного RS-триггера, совмещенная с таблицей истинности комбинационной схемы. 60
Рисунок 2.36 – Карты Карно для функций S̅n и R̅n синхронного RS-триггера со статическим управлением. 61
Рисунок 2.37 – Синхронный RS-триггер на элементах И-НЕ. условное графическое обозначение (а) и логическая схема (б) 61
Рисунок 2.38 – Синхронный D-триггер со статическим управлением на элементах И-НЕ. Структурная схема (а) и логическая схема (б) 62
Таблица 2.12 – Таблица состояний синхронного D-триггера со статическим управлением, совмещенная с таблицей истинности комбинационной схемы.. 62
Рисунок 2.39 - Карты Карно для функций S̅n и R̅n синхронного D-триггера со статическим управлением. 63
Рисунок 2.40 – Карта Карно для функции R̅n синхронного D-триггера со статическим управлением. 63
Рисунок 2.41 – Синхронный D-триггер со статическим управлением. Логическая схема (а) и условное графическое обозначение (б) 63
Рисунок 2.42 – JK-триггер со статическим управлением. Структурная схема (а) и логическая схема (б) 64
Таблица 2.13 – Таблица состояний JK-триггера со статическим управлением, совмещенная с таблицей истинности комбинационной схемы.. 64
Рисунок 2.43 – Карты Карно для JK-триггера со статическим управлением. 65
Рисунок 2.44 – Двухступенчатый JK-триггер с инвертором. 65
Рисунок 2.45 – Условное графическое обозначение двухступенчатого JK-триггера со статическим управлением. 65
Рисунок 2.46 – Т-триггер на основе JK-триггера (а) и D-триггера (б) 66
Таблица 2.14 – Таблицы переходов D- и T-триггеров. 66
Рисунок 2.47 – Т-триггер на основе D-триггера. 66
Рисунок 2.48 – Схема делителя частоты на два на основе D-триггера (а) и его временные диаграммы (б) 67
Рисунок 2.49 – Синхронный D-триггер с динамическим управлением. 67
Условное графическое обозначение (а) и логическая схема (б) 67
2.3 Регистры памяти и сдвига. 68
Рисунок 2.50 – Параллельный регистр на D-триггерах с прямым динамическим входом синхронизации. Условное графическое обозначение (а) и логическая схема (б) 68
Рисунок 2.51 — Регистр сдвига со сдвигом вправо на D-триггерах с прямым динамическим входом синхронизации. Условное графическое обозначение (а) и логическая схема (б) 68
Окончание рисунка 2.51. 69
Рисунок 2.52 — Временные диаграммы при сдвиге вправо кодового слова 1000 (DSR=0) 69
Рисунок 2.53 – Четырехразрядный счетчик Джонсона. Логическая схема (а) и временные диаграммы работы (б) 70
2.4 Счетчики и делители частоты.. 71
Рисунок 2.54 — Четырехразрядный асинхронный двоичный суммирующий счетчик с последовательным переносом на JK-триггерах. Условное графическое обозначение (а) и логическая схема (б) 71
Таблица 2.15 – Таблица состояний двоичного счетчика. 71
Рисунок 2.55 – Временные диаграммы, поясняющие работу четырехразрядного двоичного суммирующего счетчика. 72
Таблица 2.16 – Таблица состояний для i-го разряда синхронного счетчика с параллельным переносом. 72
Рисунок 2.56 – Логическая схема четырехразрядного синхронного двоичного суммирующего счетчика с параллельным переносом. 73
Рисунок 2.57 — Упрощенная логическая схема восьмиразрядного синхронного двоичного счетчика с групповым переносом. 73
Рисунок 2.58 – Условное графическое обозначение микросхемы счетчика ЭКР1554ИЕ18. 74
Таблица 2.17 – Таблица состояний микросхемы счетчика ЭКР1554ИЕ18. 74
Таблица 2.18 – Таблица переходов JK-триггера. 74
Таблица 2.19 – Таблица состояний счетчика с коэффициентом пересчета Кпер = 10, совмещенная с таблицей истинности для входов J и K триггеров. 75
Рисунок 2.59 – Карты Карно для двоично-десятичного счетчика. 75
Окончание рисунка 2.59. 76
Рисунок 2.60 – Логическая схема синхронного двоично-десятичного счетчика на JK-триггерах. 76
Рисунок 2.61 – Временные диаграммы, поясняющие работу синхронного двоично-десятичного счетчика. 77
Рисунок 2.62 – Счетчик с управляемым асинхронным сбросом с коэффициентом пересчета Кпер = 10 на основе микросхемы ЭКР1554ИЕ23. Схема включения (а) и временные диаграммы работы (б) 77
ОСНОВЫ ЦИФРОВОЙ ТЕХНИКИ
Таблица 1.1 – Представление десятичных чисел в позиционных системах счисления
| D (Decimal notation) | B (Binary notation) | H (Hexadecimal notation) | BCD (Binary-Coded Decimal) |
| P = 10 | P = 2 | P = 16 | Код 8421 |
| A | 0001 0000 | ||
| B | 0001 0001 | ||
| C | 0001 0010 | ||
| D | 0001 0011 | ||
| E | 0001 0100 | ||
| F | 0001 0101 | ||
| 0001 0110 | |||
| 0001 0111 |
 |  |  |  | ||
 |  |  |  | … |  |
|  | ||||
| Знак числа | Разряды модуля числа |
Рисунок 1.1– Распределение разрядной сетки для двоичных чисел с фиксированной точкой
Рисунок 1.2 – Область представляемых чисел с фиксированной точкой
| |  |  |  | … | | |  |  | … |  |  | ||
| | | | | ||||||||||||
| Знак числа | Модуль мантиссы (m разрядов) | Знак порядка | Модуль порядка (р разрядов) | ||||||||||
Рисунок 1.3 – Распределение разрядной сетки для двоичных чисел с плавающей точкой
Таблица 1.2 – Сложение двоичных чисел
| Слагаемые | Сумма | Перенос | |
| Х1 | X2 | S | C |
Таблица 1.3 – Вычитание двоичных чисел
| Заем | Уменьшаемое | Вычитаемое | Разность |
Таблица 1.4 – Символьный код КОИ-7
| Код символа в шестнадцатеричной системе счисления | ||||||
| Младшая цифра | Старшая цифра | |||||
| Пробел | @ | P | Ю | П | ||
| ! | A | Q | А | Я | ||
| « | B | R | Б | Р | ||
| # | C | S | Ц | С | ||
| ¤ | D | T | Д | Т | ||
| % | E | U | Е | У | ||
| & | F | V | Ф | Ж | ||
| ¢ | G | W | Г | В | ||
| ( | H | X | Х | Ь | ||
| ) | I | Y | И | Ы | ||
| A | * | : | J | Z | Й | З |
| B | + | ; | K | [ | К | Ш |
| C | , | < | L | \ | Л | Э |
| D | – | = | M | ] | М | Щ |
| E | . | > | N | Ù | Н | Ч |
| F | / | ? | O | _ | О | Забой |
Таблица 1.5 – Таблица истинности для элементарных логических функций одного аргумента
| Аргумент X | Логические функции | |||
 |  |  |  | |
Таблица 1.6 – Таблица истинности для элементарных логических функций двух аргументов
| Аргументы | Функции | ||||||||||||||||
 |  |  |  |  |  |  |  |  |  |  |  |  |  |  |  |  |  |
Рисунок 1.4 – Реализация элементарных логических функций одного аргумента f0 (а) и f3 (б)
Рисунок 1.5 – Реализация элементарной логической функции (а) и условное графическое обозначение повторителя (б и в)
Рисунок 1.6 – Реализация элементарной логической функции f2(x) (а) и условное графическое обозначение инвертора (б и в)
Таблица 1.7 – Полная совокупность элементарных логических функций двух аргументов
| Номер и наименование функции | Таблица истинности | Запись функции в основном базисе (с помощью самостоятель- ной нотации) | Условное графическое обозначение и наименование логического элемента | ||||||||||||||||
| по ГОСТ 2.743-91 ЕСКД | по стандарту ANSI | ||||||||||||||||||
| Функция f0. Константа нуль (функция 0) |
| f0 = 0 __ (f0 = 0 = f15) | |||||||||||||||||
| Генератор нуля | |||||||||||||||||||
| Функция f1. Конъюнкция (логическая операция И) |
| f1 = X1  X2 __ (f1 = X1 ∙ X2 = f14) | |||||||||||||||||
| Конъюнктор (ЛЭ И) | |||||||||||||||||||
| Функция f2. Запрет первого аргумента (логическая операция НЕТ) |
| ___ f2 = X1 · X2 __ (f2= X1 Δ X2 = f13) | |||||||||||||||||
| Элемент запрета (ЛЭ НЕТ) | |||||||||||||||||||
| Функция f3. Повторение первого аргумента (логическая операция ДА) |
| f3 = X1 __ (f3 = X1 = f12) | |||||||||||||||||
| Повторитель | |||||||||||||||||||
| Функция f4. Запрет второго аргумента (логическая операция НЕТ) |
| ___ f4 = X1 · X2 __ (f4 = X2 Δ X1 = f11) | |||||||||||||||||
| Элемент запрета (ЛЭ НЕТ) | |||||||||||||||||||
Продолжение таблицы 1.7
| Функция f5. Повторение второго аргумента (логическая операция ДА) |
| f5 = X2 __ (f5 = X2 = f10) | |||||||||||||||||
| Повторитель | |||||||||||||||||||
| Функция f6. Неравнознач-ность, сложение по модулю 2 (логическая операция Исключаю-щее ИЛИ) |
| ___ f6 = X1 · X2 ˅ ___ ˅ X1 · X2 __ (f6 = X1 ⊕ X2 = f9) | |||||||||||||||||
| Сумматор по модулю 2 (ЛЭ Исключающее ИЛИ) | |||||||||||||||||||
| Функция f7. Дизъюнкция (логическая операция ИЛИ) |
| f7 = X1 ˅ X2 __ (f7 = X1 + X2 = f8) | |||||||||||||||||
| Дизъюнктор (ЛЭ ИЛИ) | |||||||||||||||||||
| Функция f8. Отрицание дизъюнкции (стрелка Пирса), логическая операция ИЛИ-НЕ |
| __________ f8 = X1 ˅ X2 __ (f8 = X1 ↓ X2 = f7) | |||||||||||||||||
| Элемент Пирса (ЛЭ ИЛИ-НЕ) | |||||||||||||||||||
| Функция f9. Равнознач-ность, сложе-ние по моду-лю 2 с отри-цанием (логи-ческая опера-ция Исклю-чающее ИЛИ-НЕ) |
| ___ ___ f9 = X1 · X2 ˅ ˅ X1 · X2 __ (f9 = X1 ¤ X2 = f6) | |||||||||||||||||
| Эквивалентор (ЛЭ Исключающее ИЛИ-НЕ) | |||||||||||||||||||
Продолжение таблицы 1.7
| Функция f10. Отрицание второго аргумента (логическая операция НЕ) |
| ___ f10 = X2 ___ __ (f10 = X2 = f5) | |||||||||||||||||
| Инвертор (ЛЭ НЕ) | |||||||||||||||||||
| Функция f11. Импликация от X2 к X1 (логическая операция НЕТ-НЕ) |
| ___ f11 = X1 ˅ X2 __ (f11= X2 → X1 = f4) | |||||||||||||||||
| Импликатор | |||||||||||||||||||
| Функция f12. Отрицание первого аргумента (логическая операция НЕ) |
| ___ f12 = X1 \ ___ __ (f12 = X1 = f3) | |||||||||||||||||
| Инвертор (ЛЭ НЕ) | |||||||||||||||||||
| Функция f13. Импликация от X1 к X2 (логическая операция НЕТ-НЕ) |
| ___ f13 = X1 ˅ X2 __ (f13= X1 → X2 = f2) | |||||||||||||||||
| Импликатор | |||||||||||||||||||
| Функция f14. Отрицание конъюнкции (штрих Шеффера, логическая операция И-НЕ) |
| _________ f14 = X1 · X2 __ (f14 = X1 | X2 = f1) | |||||||||||||||||
| Элемент Шеффера (ЛЭ И-НЕ) | |||||||||||||||||||
Окончание таблицы 1.7
| Функция f15. Константа единица (логическая операция 1) |
| f15 = 1 __ (f15 = 1 = f0) | |||||||||||||||||
| Генератор единицы |
Рисунок 1.7 – Реализация на основе логических элементов И‑НЕ логических элементов НЕ (а) и И (б)
Рисунок 1.8 – Реализация на основе логических элементов ИЛИ‑НЕ логических элементов НЕ (а) и ИЛИ (б)
Рисунок 1.9 – Логическая схема устройства в базисе И-НЕ
Рисунок 1.10 – Логическая схема устройства в базисе ИЛИ-НЕ
Рисунок 1.11 – Условное обозначение микросхемы 1533ЛА3
Таблица 1.8 – Обозначение цифровых ИС для подгруппы логических элементов
| Подгруппа и вид ИС | Обозначение |
| Логические элементы: | |
| И-НЕ | ЛА |
| И-НЕ/ИЛИ-НЕ | ЛБ |
| расширители | ЛД |
| ИЛИ-НЕ | ЛЕ |
| И | ЛИ |
| И-ИЛИ-НЕ/И-ИЛИ | ЛК |
| ИЛИ | ЛЛ |
| ИЛИ-НЕ/ИЛИ | ЛМ |
| НЕ | ЛН |
| прочие | ЛП |
| И-ИЛИ-НЕ | ЛР |
| И-ИЛИ | ЛС |
Примечание – Символ «E»(от англ. Extension) означает расширительный выход (вход).
Рисунок 1.12 – Условное графическое обозначение расширителя (а), логического элемента 2И-2ИЛИ-НЕ/2И-2ИЛИ с возможностью расширения по ИЛИ (б) и логического элемента 3ИЛИ-НЕ/3ИЛИ (в)
Рисунок 1.13 – Зоны отображения сигналов на выходах и входах логических элементов
Рисунок 1.14 – Направление выходных и входных токов при высоком уровне выходного напряжения (а) и низком уровне – (б)
Рисунок 1.15 – Временные диаграммы входного и выходного напряжений при переключении инвертирующего логического элемента
Рисунок 1.16 – Принципиальная электрическая схема базового элемента схемотехники ТТЛ
а) б)
Рисунок 1.17 – Схема подключения диода Шотки к биполярному транзистору (а) и УГО транзистора Шотки (б)
Рисунок 1.18 – Схема инвертора на КМОП-транзисторах
Рисунок 1.19 – Смеха логического элемента И-НЕ на МОП-транзисторах
Рисунок 1.20 – Схема логического элемента ИЛИ-НЕ на МОП-транзисторах
Рисунок 1.21 – Схемы логических выходов цифровых элементов схемотехники ТТЛШ (а) и КМОП (б)
Рисунок 1.22 – Временная диаграмма тока, потребляемого цифровым элементом при переключении из одного логического состояния в другое
Рисунок 1.23 – Инвертор схемотехники КМОП с тремя состояниями выхода. Принципиальная схема (а) и условное графическое обозначение (б)
Рисунок 1.24 – Схемы выходов цифровых элементов с открытым коллектором (стоком) схемотехники ТТЛШ (а) и схемотехники КМОП (б)
Рисунок 1.25 – Схема реализации монтажной логики (а) и индикации уровня логической единицы (б) и уровня логического нуля (в) с помощью логических элементов с открытым коллектором (стоком)
Рисунок 1.26 – Схема наращивания числа входов для логических элементов И (а) и ИЛИ (б)
Рисунок 1.27 – Схема наращивания числа входов для логических элементов И-НЕ (а) и ИЛИ-НЕ (б)
Рисунок 1.28 – Схема снижения нагрузки на выходах логических элементов с помощью буферных элементов (а) и путем разделения нагрузки (б)
Примечание – « » – выходное сопротивление источника сигнала
Рисунок 1.29 – Схема входной цепи элемента схемотехники КМОП с подтягивающим (а) и заземляющим (б) резисторами
Таблица 1.9 – Таблица истинности для логической функции трех аргументов
| Номер набора | ||||||||
| X1 | ||||||||
| X2 | ||||||||
| X3 | ||||||||
 |
Рисунок 1.30 – Карты Карно для логических функций трех (а) и четырех (б) аргументов
Таблица 1.10 – Таблица истинности для логической функции трех аргументов
| Номер набора | ||||||||
| х1 |