Синтез комбинационных сумматоров

Полусумматорэто логическая цепь, которая вырабатывает сигналы суммы (S) и переноса (С) при сложении двух двоичных чисел аи в.

Составим таблицу функционирования.

а	в	S	C

Из таблицы получим: . – сигнал суммы; - сигнал переноса.

Эти выражения упрощению не поддаются.

Приведем к виду, удобному для реализации на элементах ИЛИ-НЕ.

.

исходя из полученных формул составим схему полусумматора (рис. 2.20, а):

Рис.2.20. Схема полусумматора

Поскольку полусумматор имеет широкое применение и его выпускают в виде отдельной микросхемы, он имеет собственное обозначение (рис. 2.20 б).

Составляя дизъюнктивную нормальную форму для полусумматора, мы получили следующие булевы функции:

и

Следовательно, перенос происходит с помощью функции И, а выработка сигнала суммы (функции неравнозначности) производится элементом ИСКЛЮЧАЮЩЕЕ – ИЛИ. На рис.2.21 показана схема полусумматора, составленная из этих элементов.

Рис. 2.21. Схема полусумматора.

Сумматор. В отличие от полусумматора должен воспринимать 3 входных сигнала: 2 слагаемых и сигнал переноса с предыдущего разряда.

Сумматором называется операционный узел ЭВМ, выполняющий операцию арифметического сложения двух чисел.

Чтобы понять сущность работы комбинационного сумматора, рассмотрим примеры суммирования двух одноразрядных двоичных чисел:

Из приведенных примеров (1 - 4) видно, что если отсутствует перенос из младшего разряда, то перенос в старший разряд может быть только в одном случае, когда оба числа равны единице. Если же имеется перенос из младшего разряда, то перенос в старший разряд будет всегда, кроме одного случая, когда оба слагаемых равны нулю.

Составим таблицу функционирования:

ai	bi	Сi	Si	Сi+1

Схема сумматора может быть реализована на двух полусумматорах, соединенных как указано на схеме рис. 2.22. В этой схеме выделим промежуточные сигналы P_i, g_i, r_i. Введем эти сигналы в новую таблицу функционирования. Соответствие работы этой схемы (рис. 2.22) и таблицы фунционирования можно проверить перебором всех возможных вариантов.

Рис. 2.22. Схема полного сумматора

Многоразрядный сумматор с последовательным переносом. Таким образом, в общем случае для каждого разряда необходима логическая схема с тремя входами a_i,b_i,C_iи двумя выходамиS_i,C_i+1. Такая схема и есть полный сумматор. Ее можно реализовать с помощью двух полусумматоров.

Входы	Промежуточные величины	Выходы
ai	bi	сi	Pi	gi	ri	Si	Ci+1

Для сложения двух многоразрядных двоичных чисел на каждый разряд необходим один полный сумматор. Только в младшем разряде можно обойтись полусумматором. На рис. 2.23 приведена схема, предназначенная для сложения двух четырехразрядных чисел А и В. Эта схема выпускается в интегральном исполнении. В ее младшем разряде также используется полный сумматор, чтобы иметь возможность наращивания разрядности схемы.

Рис. 2.23. Сумматор с последовательным переносом

Сумматоры с параллельным переносом. Время выполнения операции в сумматоре с параллельным переносом намного больше времени сложения в одноразрядном сумматоре. Действительно, сигнал переноса С₄только тогда может принять истинное значение, когда будет установлено правильное значение С₃. Такой порядок выполнения операций называется последовательным переносом (RippleCarry).

Чтобы уменьшить время операции сложения многоразрядных чисел можно использовать схемы параллельного переноса (Carrylook-ahead). При этом все сигналы переноса вычисляются непосредственно по значениям входных переменных.

Согласно таблице переключений, в общем случае для сигнала переноса любого i-го разряда справедливо соотношение:

. (1)

Величины g_i, r_i вычисляются в качестве промежуточных результатов и в полном сумматоре. Следовательно, их получение не требует дополнительных затрат. Смысл этих величин объясняется совсем просто. Сигнал g_i вырабатывается тогда, когда в данном разряде перенос происходит из-за комбинации входных переменных a_i,b_i. Поэтому его называют функцией генерации переноса. Сигнал P_i показывает, передается ли полученный в младшем разряде сигнал переноса C_i дальше. Поэтому он называется функцией распространения переноса.

Пользуясь выражением (1), можно вывести следующие формулы для вычисления сигналов переноса:

(2)

Очевидно, что хотя полученные выражения достаточно сложные, время формирования сигнала переноса в любой разряд с помощью вспомогательных функций определяется только временем задержки распространения сигнала на двух элементах. Эти функции реализуются специальным комбинационным устройством – схемой ускоренного переноса.

Схема сумматора с параллельным переносом приведена на рис. 2.24, а. На рис. 2.24, б изображена схема устройства параллельного переноса в группе из четырех разрядов. Эта схема реализует систему уравнений (2).

Рис. 2.24. Схема сумматора с параллельным переносом

Рис. 2.25. Схема ускоренного переноса

Схема выпускается в интегральном исполнении.

Сложение чисел, содержащих более четырех разрядов, можно реализовать подключением нескольких четырехразрядных сумматоров.

2.9.Программируемые логические матричные структуры

Реализация Булевых функций с помощью матричных схем. Матричные схемы представляют собой сетку ортогональных проводников, на местах пересечения которых установлены элементы односторонней проводимости (ЭОП) (диоды, транзисторы). Матричные схемы бывают 2-х и 3-х уровневые. Каждый уровень называется матрицей. Матрица первого уровня называется матрицей М1, матрица второго уровня - М2.

Обычно матрица М1 реализует элементарные конъюнкции и называется матрицей конъюнкций, а матрица М2 - матрицей дизъюнкций, т.к. позволяет реализовать дизъюнкции переменных.

Рассмотрим двухуровневую матричную схему (рис. 2.26).

Рис. 2.26. Функциональная схема матрицы М1:S=3;q=4

Количество входов матрицы М1 равно S, т.е. Х1, Х2, . .. , Xs, количество выходов матрицы М2 равно t, т.е. Y1, Y2, . . , Yt. Буквой Р обозначаются промежуточные проводники, перпендикулярные (ортогональные) проводникам Х и У. Количество ортогональных проводников равно q.

Функциональная схема матрицы М1 представлена на рис. 2.27. Рассматриваемая матрица может реализовать четыре конъюнкции, по числу ортогональных проводников:

Р₁= Х₃Х_{2 1}; P₂=₂X₁; P₃=₃X₂; P₄=₃Х₁.

В общем случае, если какие-либо ортогональные проводники не участвуют в реализации конъюнкций, их число может быть меньше q.

Рис. 2.27. Функциональная схема матрицы М1:S=3;q=4

Реализация необходимых конъюнкций осуществляется путем прожига перемычек (включенных последовательно с полупроводниковым диодом), расположенных на местах пересечения ортогональных проводников, не участвующих в образовании конъюнкций.

Следует отметить, что в исходном состоянии на всех пересечениях проводников матрицы М1 имеются соединения, т.е. матрица реализует все конъюнкции переменных, причем в каждую конъюнкцию входят все переменные и с отрицанием, и без. Очевидно, что такие конъюнкции логического смысла не имеют. Для получения необходимых конъюнкций следует прожигать все легкоплавкие перемычки, находящиеся на узлах, не участвующих в конъюнкциях. На схеме (рис. 2.27) рассматриваемой матрицы М1 крестиками обозначены узлы, на которых сохранены перемычки.

Рассмотрим процесс реализации конъюнкции на примере P₁= Х₃Х₂₁. Действительно, на проводнике P₁будет поддерживаться уровень логической единицы (за счет напряжения источника питания E) только при условии наличия уровня логической "1" на всех трех указанных пересечениях. Очевидно, что на верхнем (по схеме) пересечении уровень "1" будет иметь место только при условии подачи на вход матрицы уровня логического "0", т.к. сигнал Х₁"попадает" на это пересечение через инвертор. Появление "0" хотя бы на одном из входов Х₃или Х₂приводит к "исчезновению" логической "1" на проводе P₁, т.к. все напряжение питания Е будет падать на ограничительном сопротивлении R и на выходе Р₁появится "0".

Схема матрицы дизъюнкции М2 содержит сопротивления нагрузки и транзисторные ключевые соединители (на местах пересечений ортогональных проводников). На рис. 2.28 приведена схема матрицы М2 для двух выходов ( количество проводников Р одинаково для М1 и М2 и в данном примере q = 4).

Рис. 2.28. Матрица дизъюнкций М2

Матрица М2, приведенная на рис.1, реализует две дизъюнкции:

Объем информации, который можно записать в матричную схему, определяется как информационная площадь матриц, вернее суммой S_m1и S_m2.

S_m = S_m1 +S_m2 = 2Sq + qt.

На практике часто встречаются схемы, состоящие из матриц М₂и дешифратора (полного). Такие схемы обычно называютпостоянными запоминающими устройствами(ПЗУ). ПЗУ - это элемент (устройство) памяти, позволяющий хранить записанную в нем информацию, и после выключения напряжения источника питания. По способу записи ПЗУ подразделяются на масочные, программируемые и репрограммируемые. Масочные ПЗУ программируются заводом изготовителем с помощью специальных масок, т.е. соединения на местах пересечения ортогональных проводников заложены в технологию производства ПЗУ.

Программируемые ПЗУ(ППЗУ). ППЗУ выпускаются заводом-изготовителем в "чистом виде", т.е. по всем адресам записаны"0". Программирование ППЗУ осуществляется пользователем ППЗУ на специальной установке, называемой программатором. В ППЗУ можно записать (его программировать) информацию только один раз. Изменить записанную информацию или исправить ее нельзя. ППЗУ нашли широкое применение в ЭВМ для хранения запускающих программ. Они обладают большим быстродействием, чем репрограммируемые ПЗУ (РПЗУ).

Репрограммируемые ПЗУпозволяют, при необходимости, перепрограммировать ПЗУ, т.е. стереть ранее записанную информацию и записать новую.

По способу стирания ранее записанной информации РПЗУ бывают с ультрафиолетовым (ультрафиолетовыми лучами) и электрическим стиранием. РПЗУ позволяют десятки (некоторые до 1000) раз перепрограммировать и сохранять записанную информацию десятки и сотни тысяч часов. Быстродействие РПЗУ несколько хуже быстродействия ППЗУ.

Независимо от типа и способа стирания ПЗУ имеют структуру, приведенную на рис. 2.29.

Рис.2.29. Структурная схема постоянного запоминающего устройства

Структурная схема ПЗУ содержит дешифратор на S в ходов и 2^S-выходов, а также матрицу М2.

Информационная емкость ПЗУ определяется как Sпзу = 2^S, где S- количество входов X. В этом определении емкости (объема) памяти не учтено количество выходов Y(t). Обычно число t бывает 4, 8, и 16 (полубайтовая, байтовая и двухбайтовая организация памяти). "Битовая" емкость ПЗУ определяется как

Sпзу (бит) = 2^St (бит).

Промышленностью выпускаются ПЗУ с объемом памяти (информационной емкостью) на 2 кбайт, 4 кбайт,16 кбайт,32 кбайт и т.д., где к=1024; 1байт=8бит.

На функциональных и принципиальных схемах РПЗУ с ультрафиолетовым стиранием изображается так, как показано на рис. 2.30.

Рис. 2.30. Схемное обозначение РПЗУ К573РФ2, К573РФ5 с ультрафиолетовым стиранием:

А - адресные входы; D– информационные выходы.U_ce– вход подачи напряжения записи (в режиме хранения на этот вход подается U_cc); U_cc– вывод для подачи напряжения питания. СЕ и ОЕ –входы управления состоянием выводов, если СЕ=ОЕ=1, входыDимеют высокоимпедансное состояние. При СЕ=ОЕ=0 вывод информации разрешен.

Микросхема РПЗУ К573РФ2 (РФ5) имеет одиннадцатиразрядный дешифратор, выходы которого соединены с восьмиразрядной матрицей М2. В процессе записи выходные элементы РПЗУ находятся в режиме приема информации через выводы D₀ . . . D₇(на входе “ОЕ“ уровень “1”). В режиме считывания записанной информации выводы “U_ce” и “U_cc” объединяются, и на них подается напряжение питания +5В.