Кафедра «Информационные технологии»

МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ УКРАИНЫ

ОДЕССКИЙ НАЦИОНАЛЬНЫЙ МОРСКОЙ УНИВЕРСИТЕТ

Кафедра «Информационные технологии»

АРХИТЕКТУРА КОМПЬЮТЕРОВ

Методические указания и контрольные задания для студентов-заочников

Специальность 6.080401 <<Информационные управляющие системы

и технологии >>

Одесса - 2005

Методические указания и контрольные задания для студентов-заочников подготовил кандидат технических наук Вычужанин Владимир Викторович – доцент кафедры «Информационные технологии» Одесского национального морского университета в соответствии с учебными планами на основе соответствующей программы курса.

Учебное пособие для изучения курса и выполнения контрольных заданий студентами заочного факультета одобрено кафедрой «Информационные технологии» ОНМУ 30 декабря 2004 года (протокол №4).

Рецензент: профессор кафедры «Техническая кибернетика» ,

к.т.н. Челабчи. В.Н.

СОДЕРЖАНИЕ

Введение…………………………………………………………………………...3

1. Синтез комбинационного устройства на основе ПЗУ..……………….…….3

Принцип синтеза КУ на основе ПЗУ……………………………………….……3

Пример синтеза КУ на основе ПЗУ……………………………………………..4

2.Расчет производительности процессора.…………...5

Основные теоретические положения……………………5

Выбор структуры процессора………………………………………………….10

Пример расчета производительности процессора…13

Выбор алгоритма и временных диаграмм выполнения основных операций………………………………………….14

ВВЕДЕНИЕ

Значительное место в освоении курса “Архитектура компьютеров” отводится практическим занятиям, целью которых является закрепление ключевых положений теоретического материала курса. Эта цель достигается самостоятельной проработкой соответствующих теоретических положений, решением примеров и выполнением контрольных заданий.

В данных методических указаниях приводятся методики и примеры разработки основных узлов, образующих архитектуру компьютера.

При изучении курса студенты должны выполнить контрольные задания, входящие в соответствующие разделы методического указания. Вариант задания выбирается по последней цифре шифра зачетной книжки.

1. Синтез комбинационного устройства на основе ПЗУ

Принцип синтеза КУ на основе ПЗУ

Известно, что любое КУ с n-входами (Х={X_n-1 X_n …… X₁ X₀}) и m-выходами (Y={Y_m-1 Y_m …… Y₁ Y₀}) можно описать таблицей истинности. Если ПЗУ имеет емкость 2ⁿ x m - разрядных слов, т. е. 2ⁿ адреса А, в каждом из которых сохраняется одно n - разрядное слово данных D, то между независимым изменением X_i и адресом A_i, а также между логической функцией Y_i и D_i можно провести полную аналогию (X_i = A_i; Y_i = D_i). Это означает, что таблица истинности функции Y(x), которую необходимо синтезировать на ПЗУ, можно считать таблицей программирования данного ПЗУ. В соответствии с этим, если функция однозначна, ее можно реализовать на одноразрядном ПЗУ (n х 1), а многозначную функцию или систему функций – соответственно на многоразрядном ПЗУ (n x m). Все это справедливо для случая, когда размеры накопителя ПЗУ не меньше размера (как по горизонтали, так и по вертикали) таблицы программирования. Если число входов N и число выходов M синтезированного КУ больше соответственно чисел n и m ПЗУ, необходимо использовать принцип декомпозиции, который заключается в том, что систему M-булевых функций N-переменных разбивают на подсистемы, каждая из которых содержит в себе не более m функций и может быть реализована на одной БИС ПЗУ. В этом случае начальная численность ПЗУ КУ определяется числами N/n или M/m (ближайшие большие до целых дополнительных чисел).

Если число заданных переменных КУ N<n ПЗУ, тогда на неиспользованные (N-n) свободные входы ПЗУ прикладывают постоянные уровни напряжения (контакты 0 или 1), которые не влияют на работу КУ, а выходы всех ПЗУ соответственно объединяют с помощью логического элемента ИЛИ. Однако в большинстве случаев приходится синтезировать КУ, когда N>n. Реализацию таких КУ выполняют функциональной декомпозицией, подавая заданную функцию как суперпозицию подфункции меньших размерностей. Декомпозицию подфункций выполняют так, чтобы каждую из них можно было реализовать на одном ПЗУ. Далее составляют таблицу программирования каждого ПЗУ и соединяют соответствующие выходы всех ПЗУ. Последняя процедура может выполняться разными способами. Изображенная на рис. 1 схема КУ на ПЗУ реализует функции

Y₀ = f(X₀, … , X_n-1);

Y₁ = f(X_n, … , X_n-1, Z_k(X₀, … , X_n-1), X_k-1, … , X_2n-1);

………………………………………………………

Y_m-1 = f(X_n, … , X_k-1, Z_k(X₀, … , X_n-1), X_k+1, … , X_2n-1);

Y_m = f(X₀, … , X_n-1).

Рис. 1

Пример синтеза КУ на основе ПЗУ

На основе ПЗУ (16 х 4 → 2ⁿ x m) реализовать КУ, имеющий число входов N=8 и число выходов M=4.

Решение. В данном случае N>n, M=m=4. Наращением числа входов от 4 до 8 можно реализовать 4 функции

Y_i = f_i(X₀, X₁, X₂, X₃, X₄, X₅, X₆, X₇),

i = 0, 1, 2, 3

с помощью четырех ПЗУ следующим образом. Одно ПЗУ, что отвечает, например, за первые четыре переменные Х₀, Х₁, Х₂, Х₃, которые можно использовать как декодер работы остальных трех ПЗУ (при ), четыре входа (Х₄, Х₅, Х₆, Х₇) и четыре выхода (Y₀, Y₁, Y₂, Y₃), которых следует запараллелить. Таблица программирования ПЗУ – декодера (ROM1) – таблица 1. Т. е. на одном из четырех выходов схемы (рис. 2) можно получить значения заданной функции:

Y_i = f_i{Z_i-1, { X₀, X₁, X₂, X₃}, X₄, X₅, X₆, X₇}

При выходном коде ПЗУ ROM1 {Z₂, Z₁, Z₀} = {011} работает ПЗУ ROM2, который реализует:

Y_{0, 1, 2, 3} = f_{0, 1, 2, 3}(0, 1, 1, , , , );

при {Z₂, Z₁, Z₀} = {101} – ПЗУ ROM3;

Y_{0, 1, 2, 3} = f_{0, 1, 2, 3}(1, 0, 1, , , , );

при {Z₂, Z₁, Z₀} = {110} – ПЗУ ROM4;

Y_{0, 1, 2, 3} = f_{0, 1, 2, 3}(1, 1, 0, , , , )

Таблица 1

Адрес слова	Состояние ROM1
X3	X2	X1	X0	Z2	Z1	Z0

Как видно из таблицы 1 программирования запоминающие элементы, что находятся по адресу {1, 1, X₁, X₀} накопителя ПЗУ ROM1, не используются. Также не используется четвертый выход ПЗУ ROM1.

Порядок выбора варианта задания

Вариант задания выбирается по номеру зачетной книжки по 2 последним цифрам, каждая из которых приравнивается к ближайшему четному числу. М – последняя цифра, N – предпоследняя.

Y0

Y1

Y2

Y3

Емкость ПЗУ (2ⁿ x m) выбирается из условий: N>n, M=m.

Рис. 1 Логическая схема процессора.

Средства обработки обеспечивают выполнение операций с фиксирован­ной и плавающей запятой, операций с десятичными данными и полями пере­менной длины. Локальная память состоит из регистров общего назначения и регистров с плавающей точкой, а также управляющих регистров.

Средства управления каналами обеспечивают хранение данных (буфер данных канала), подготовленных к передаче или принятых из канала, а также управление приоритетными доступам обрабатывающей подсистемы через канал ввода/вывода к периферийному оборудованию.

Центральный процессор ЭВМ включает в себя следующие базовые средства принципов работы ЭВМ:

- локальнуюя память: регистры общего назначения (16x32 р), регистры плавающей запятой (4x64 р), управляющие регистры (16x32 р);

- полный набор команд: команды арифметики с фиксированной и пла­вающей запятой, команды десятичная арифметика;

- системные средства: прямое управление, интервальный таймер, часы, компаратор, защита памяти, средство условного обмена и т. д.

Для хранения текущей информации обрабатываемой программы в цен­тральном процессоре имеется локальная память: 16 регистров общего назна­чения, 4 регистра (для операндов) с плавающей точкой (по 64 двоичных раз­ряда). Процессор также использует область основной памяти, которая явля­ется постоянно распределенной областью процессора для хранения управ­ляющей информации, а также информации прерывания и контроля.

Центральный процессор может обращаться за информацией к шестнадцати общим регистрам, имеющих нумерацию от 0 до 15. Они могут быть использо­ваны для хранения индекса воперациях над адресами, как накапливающие ре­гистры в арифметических операциях с фиксированной точкой и в логических операциях. В общий регистр можно поместить одно слово (32 байта).

Регистры общего назначения идентифицируются числами от 0 до 15 и задаются в команде с помощью четырех битового поля R1. Два смежных об­щих регистра (четный и следующий нечетный) могут использоваться для хранения одного операнда размером 8 байт.

В операционной арифметике с плавающей точкой используются 4 спе­циализированных регистра емкостью 8 байт каждый. Они идентифицируются номерами 0, 2, 4 и6. Каждый из них может содержать короткое (32-битовое) или длинное (64-битовое) число в формате с плавающей точкой. В операциях арифметики с плавающей точкой расширенной точности для 128-битовых чисел используются пары регистров с плавающей точкой 0-2 и 4-6.

К средствам управления памятью относятся буферная память, память ключей, защита и средства управления доступом к основной памяти.

К системным средствам относятся средства службы времени: часы ас­трономического времени, таймер и компаратор.

Интервальный таймер используется для отчета времени суток и интерва­лов времени. Обращение к интервальному таймеру для записи или чтения его значение может осуществляться любой командой, в которой предусмотрено обращение к основной памяти.

Компаратор используется для программной привязки процессов к опре­деленному моменту времени.

Для приближенной оценки производительности процессора используем ограниченный набор форматов команд и операндов.

Форматы команд:

Формат регистр-регистр (RR)

0 15

Формат регистр-память (RX)

0 31

где КОП – код операции; R1 – регистр первого операнда; R2 – регистр второго операнда; Х2 – регистр индекса; В2 – регистр базы; D2 – смещение адреса.

Форматы операндов:

Короткий операнд с фиксированной запятой

0 15

Нормальный операнд с фиксиро-

ванной запятой

0 31

Короткий операнд с плавающей

0 7 8 31 запятой

Длинный опе-

ранд с плаваю-

0 7 8 63 щей запятой

Зн – разряд знака числа (мантиссы).

Выбор структуры процессора

Выбор структуры процессора определяется достижением заданной производительности при минимальных затратах оборудования.

Известны следующие способы повышения производительности процессора:

- совмещение отдельных этапов выполнения последовательно выбираемых команд и этапов выполнения операций;

- предвыборка и буферизация команд и операндов;

- введение нескольких операционных устройств;

- выбор алгоритмов ускоренного выполнения операций;

- специализация операционных устройств;

- введение в структуру буферной памяти (кэш-память);

- повышение уровня системы команд (спецоперации).

Каждый способ влечет за собой увеличение объема оборудования, а, значит увеличение стоимости процессора, снижение его эффективности, Поэтому необходимо оценивать целесообразность использования каждого способа с учетом затрат оборудования.

На рис. 2 показаны временные диаграммы выполнения команды с разбиением на этапы выполнения: БК - выборка команды; РК - распаковка команды; АО - вычисление адреса операнда; ВО - выборка операнда; ОП - выполнение операции; ЗР - запись результата. При этом отдельные этапы (PК, АО) могут быть выполнены за один такт, все другие этапы могут потребовать для своего выполнения нескольких тактов. Совмещение может выполняться только для этапов одинаковой длины; для случая, когда длительность совмещаемых этапов различна, длительность выполнения этапа выбирается по самому большому времени выполнения. Совмещение не может быть выполнено для взаимозависимых команд, так как выполнение следующей команды зависит от результата предыдущей операции: операция перехода или использование результата как операнда следующей операции.

Время выполнения команды процессором, при наличии совмещения, определяется выражением:

Т_КТ = (N-Nс+1),

где Т_КТ - время выполнения команды (тактов);

N - количество тактов выполнения команды;

Nc - количество совмещенных тактов.

Таким образом, производительность процессора определяется как количеством тактов выполнения каждой команды и временем перехода команд, так и количеством уровней совмещения обработки команд.

Метод совмещения выполнения команд обеспечивает увеличение пропускной способности устройств и при этом не изменяет время обработки отдельной команды. Поэтому, если среди команд встречаются зависимые, то пропускная способность процессора снижается на величину определенную характером зависимости совмещаемых команд. Зависимость команд как бы уменьшает число уровней совмещения, а, следовательно, и пропускную способность процессора.

Следует учитывать, что совмещение выполнения команд увеличивает объем оборудования и усложняет схемы управления тем сильнее, чем больше число уровней совмещения.

При выборе структуры процессора с совмещением выполнения команд должно быть определено:

- количество независимых исполнительных блоков;

- структура и алгоритмы работы исполнительных блоков;

- организация выполнения команд передачи управления;

- организация внутренней памяти процессора;

- степень совместного использования оборудования процессора в разных режимах обработки и управления.

На рис. 3представлена структурная схема процессора с полным совмещением выполнения команд. Блок выборки команд (БВК) содержит собственный сумматор для вычисления адреса операнда. Буферы команд предназначены для хранения последовательности исполняемых команд, в том числе по двум альтернативным направлениям для быстрого перехода.

Блок выборки операндов имеет раздельные регистры адреса и операнда, что позволяет совмещать запрос на выборку и прием предыдущего операнда. Буферная память операндов хранит последовательность операндов и коды операций последовательно исполняемых команд.

Арифметико-логическое устройство (АЛУ) имеет регистры на входе и выходе основного сумматора, что позволяет подавать новые операнды одновременно с записью результата предыдущей операции.

Сверхоперативная буферная память позволяет сократить время обращения к основной памяти до 2-х машинных тактов.

Критерием эффективности структурного построения процессора для всех моделей ЭВМ является отношение производительности к стоимости,т.е. достижение заданной производительности при наименьших затратах оборудования. Технико-экономическая эффективность может быть определена следующим образом:

Р = Пр/Ср,

где Пр – реальная производительность процессора (млн. ком/с);

Ср – стоимость процессора.

В расчетах Ср учитываются только основные устройства, указанные в структуре.

1. Выполнение одиночной команды:

Т_к = Т_вк+Т_во+Т_оп+Т_зр+2*Т_м

ВК	PK	AO	BO	ОП	ЗР
------	------	------	------	====	------
№ такта: 1

2. Выполнение команд с частичным совмещением:

Т_к = Т_вк+Т_во+Т_оп+Т_зр

BK

PK

AO

BO

ОП

ЗР

N

-----

-----

-----

-----

===

-----

BK

PK

AO

BO

ОП

ЗР

N+1

-----

-----

-----

-----

===

-----

BK

PK

AO

BO

N+2

-----

-----

-----

-----

№ такта

3. Выполнение команд в режиме полного совмещения:

Т_к = Т_оп

	ВК	РК	АО	ВО	ОП	ЗР
N	-----	-----	-----	-----	===	-----
		ВК	РК	АО	ВО	ОП	ЗР
N+1		-----	-----	-----	-----	===	-----
			ВК	РК	АО	ВО	ОП	ЗР
N+2			-----	-----	-----	-----	===	-----
				ВК	РК	АО	ВО	ОП	ЗР
N+3				-----	-----	-----	-----	===	-----
					ВК	РК	АО	ВО	ОП	ЗР
N+4					-----	-----	-----	-----	===	-----
						ВК	РК	АО	ВО	ОП	ЗР
N+5						-----	-----	-----	-----	===	-----
№ такта

Рис. 2 Принципы совмещения выполнения команд

Буферы команд

Команды

от ОП

к ОП

АЛУ

БВК

Операнды

Рис.3 Структурная схема процессора с совмещением выполнения команд

Пример расчета производительности процессора

Расчет производительности процессора состоит из следующих этапов:

1. Выбора логической структуры процессора (состава устройств, их функции и принципы взаимодействия), исходя из принципов работы ЭВМ (ЭВМ общего назначения).

2. Обоснование выбора технических параметров процессора с целью обес­печения достижения заданного значения производительности:

- производительности П (млн. оп\с);

- машинного такта Т_м (нс);

- цикла локальной памяти Тл (нс);

- времени выборки из основной памяти Тп (нс).

3. Получение временных диаграмм и определение длительности выпол­нения основных команд процессора.

4. Оптимизация технико-экономических параметров процессора для достижения максимальной его эффективности, максимальной производи­тельности при минимальной стоимости устройства, исходя из количества используемых элементов или объема па­мяти и соотношения - стои­мость элементов устройства обратно пропорциональна техническим пара­метрам.

Для приближенной оценки производительности процессора будем ис­пользовать ограниченный набор форматов команд и операндов.

Таблица 3.

№№ п. п.	Наименование и тип операции	Вес команды, %	Длительность (такт)	Среднее значение
б/совм	совмещ	такт*%	мкс*%
1. 2. 3.   4. 5. 6. 7.   8. 9.   10. 11.   12. 13.   14. 15.	Загрузка:память-регистр регистр-память регистр-регистр Сложение/вычитание: ф.зпт,регистр-регистр ф.зпт, регистр-память пл.зпт,регистр-регистр пл.зпт,регистр-память Умножение: ф.зпт,регистр-регистр пл.зпт,регистр-регистр Деление: ф.зпт,регистр-регистр пл.зпт,регистр-регистр Условный переход: успешный неуспешный Логические операции: сравнение (ф. зпт) сдвиг (на 3 разряда)	12,4   6,2 21,6   14,4 8,5 6,4   3,5     1,8 2,6     0,6 1,2     10,4 2,2     4,8 3,4
	Суммарное значение		--	--

Среднее время выполнения команды (такт): Т_ст = Т_кт/100

Производительность процессора (ком/такт): П_т = 1/Т_ст

Требуемый машинный такт (мкс): Т_м = П_т/П_з

Среднее время выполнения команды (мкс): Т_см = Т_км/100

Реальная производительность (млн. ком/с): П_р = 1/Т_см

Технико-экономическая эффективность: Р = П_р/С_р

Результаты разработки процессора ЭВМ заданной производительности показывает, что для данного уровня производительности технически и экономически целесообразным является использование элементной базы, позволяющей иметь машинный такт не более 60 нс, совмещенная обработка, при которой можно выполнять одновременно до 5 команд, и использование сверхоперативной буферной памяти емкостью не менее 64 Кбайт. Применение других методов ускорения операций: совмещение на этапе выполнения операции - получение промежуточных результатов (полусумм и поразрядных переносов); реализация операций умножения/деления на специальном устройстве с конвейерной обработкой и др., не целесообразно.

МИНИСТЕРСТВО ОБРАЗОВАНИЯ И НАУКИ УКРАИНЫ

ОДЕССКИЙ НАЦИОНАЛЬНЫЙ МОРСКОЙ УНИВЕРСИТЕТ

Кафедра «Информационные технологии»

АРХИТЕКТУРА КОМПЬЮТЕРОВ

Методические указания и контрольные задания для студентов-заочников

Специальность 6.080401 <<Информационные управляющие системы

и технологии >>

Одесса - 2005

Методические указания и контрольные задания для студентов-заочников подготовил кандидат технических наук Вычужанин Владимир Викторович – доцент кафедры «Информационные технологии» Одесского национального морского университета в соответствии с учебными планами на основе соответствующей программы курса.

Учебное пособие для изучения курса и выполнения контрольных заданий студентами заочного факультета одобрено кафедрой «Информационные технологии» ОНМУ 30 декабря 2004 года (протокол №4).

Рецензент: профессор кафедры «Техническая кибернетика» ,

к.т.н. Челабчи. В.Н.

СОДЕРЖАНИЕ

Введение…………………………………………………………………………...3

1. Синтез комбинационного устройства на основе ПЗУ..……………….…….3

Принцип синтеза КУ на основе ПЗУ……………………………………….……3

Пример синтеза КУ на основе ПЗУ……………………………………………..4

2.Расчет производительности процессора.…………...5

Основные теоретические положения……………………5

Выбор структуры процессора………………………………………………….10

Пример расчета производительности процессора…13

Выбор алгоритма и временных диаграмм выполнения основных операций………………………………………….14

ВВЕДЕНИЕ

Значительное место в освоении курса “Архитектура компьютеров” отводится практическим занятиям, целью которых является закрепление ключевых положений теоретического материала курса. Эта цель достигается самостоятельной проработкой соответствующих теоретических положений, решением примеров и выполнением контрольных заданий.

В данных методических указаниях приводятся методики и примеры разработки основных узлов, образующих архитектуру компьютера.

При изучении курса студенты должны выполнить контрольные задания, входящие в соответствующие разделы методического указания. Вариант задания выбирается по последней цифре шифра зачетной книжки.

1. Синтез комбинационного устройства на основе ПЗУ

Принцип синтеза КУ на основе ПЗУ

Известно, что любое КУ с n-входами (Х={X_n-1 X_n …… X₁ X₀}) и m-выходами (Y={Y_m-1 Y_m …… Y₁ Y₀}) можно описать таблицей истинности. Если ПЗУ имеет емкость 2ⁿ x m - разрядных слов, т. е. 2ⁿ адреса А, в каждом из которых сохраняется одно n - разрядное слово данных D, то между независимым изменением X_i и адресом A_i, а также между логической функцией Y_i и D_i можно провести полную аналогию (X_i = A_i; Y_i = D_i). Это означает, что таблица истинности функции Y(x), которую необходимо синтезировать на ПЗУ, можно считать таблицей программирования данного ПЗУ. В соответствии с этим, если функция однозначна, ее можно реализовать на одноразрядном ПЗУ (n х 1), а многозначную функцию или систему функций – соответственно на многоразрядном ПЗУ (n x m). Все это справедливо для случая, когда размеры накопителя ПЗУ не меньше размера (как по горизонтали, так и по вертикали) таблицы программирования. Если число входов N и число выходов M синтезированного КУ больше соответственно чисел n и m ПЗУ, необходимо использовать принцип декомпозиции, который заключается в том, что систему M-булевых функций N-переменных разбивают на подсистемы, каждая из которых содержит в себе не более m функций и может быть реализована на одной БИС ПЗУ. В этом случае начальная численность ПЗУ КУ определяется числами N/n или M/m (ближайшие большие до целых дополнительных чисел).

Если число заданных переменных КУ N<n ПЗУ, тогда на неиспользованные (N-n) свободные входы ПЗУ прикладывают постоянные уровни напряжения (контакты 0 или 1), которые не влияют на работу КУ, а выходы всех ПЗУ соответственно объединяют с помощью логического элемента ИЛИ. Однако в большинстве случаев приходится синтезировать КУ, когда N>n. Реализацию таких КУ выполняют функциональной декомпозицией, подавая заданную функцию как суперпозицию подфункции меньших размерностей. Декомпозицию подфункций выполняют так, чтобы каждую из них можно было реализовать на одном ПЗУ. Далее составляют таблицу программирования каждого ПЗУ и соединяют соответствующие выходы всех ПЗУ. Последняя процедура может выполняться разными способами. Изображенная на рис. 1 схема КУ на ПЗУ реализует функции

Y₀ = f(X₀, … , X_n-1);

Y₁ = f(X_n, … , X_n-1, Z_k(X₀, … , X_n-1), X_k-1, … , X_2n-1);

………………………………………………………

Y_m-1 = f(X_n, … , X_k-1, Z_k(X₀, … , X_n-1), X_k+1, … , X_2n-1);

Y_m = f(X₀, … , X_n-1).

Рис. 1

Пример синтеза КУ на основе ПЗУ

На основе ПЗУ (16 х 4 → 2ⁿ x m) реализовать КУ, имеющий число входов N=8 и число выходов M=4.

Решение. В данном случае N>n, M=m=4. Наращением числа входов от 4 до 8 можно реализовать 4 функции

Y_i = f_i(X₀, X₁, X₂, X₃, X₄, X₅, X₆, X₇),

i = 0, 1, 2, 3

с помощью четырех ПЗУ следующим образом. Одно ПЗУ, что отвечает, например, за первые четыре переменные Х₀, Х₁, Х₂, Х₃, которые можно использовать как декодер работы остальных трех ПЗУ (при ), четыре входа (Х₄, Х₅, Х₆, Х₇) и четыре выхода (Y₀, Y₁, Y₂, Y₃), которых следует запараллелить. Таблица программирования ПЗУ – декодера (ROM1) – таблица 1. Т. е. на одном из четырех выходов схемы (рис. 2) можно получить значения заданной функции:

Y_i = f_i{Z_i-1, { X₀, X₁, X₂, X₃}, X₄, X₅, X₆, X₇}

При выходном коде ПЗУ ROM1 {Z₂, Z₁, Z₀} = {011} работает ПЗУ ROM2, который реализует:

Y_{0, 1, 2, 3} = f_{0, 1, 2, 3}(0, 1, 1, , , , );

при {Z₂, Z₁, Z₀} = {101} – ПЗУ ROM3;

Y_{0, 1, 2, 3} = f_{0, 1, 2, 3}(1, 0, 1, , , , );

при {Z₂, Z₁, Z₀} = {110} – ПЗУ ROM4;

Y_{0, 1, 2, 3} = f_{0, 1, 2, 3}(1, 1, 0, , , , )

Таблица 1

Адрес слова	Состояние ROM1
X3	X2	X1	X0	Z2	Z1	Z0

Как видно из таблицы 1 программирования запоминающие элементы, что находятся по адресу {1, 1, X₁, X₀} накопителя ПЗУ ROM1, не используются. Также не используется четвертый выход ПЗУ ROM1.

Порядок выбора варианта задания

Вариант задания выбирается по номеру зачетной книжки по 2 последним цифрам, каждая из которых приравнивается к ближайшему четному числу. М – последняя цифра, N – предпоследняя.

Y0

Y1

Y2

Y3

Емкость ПЗУ (2ⁿ x m) выбирается из условий: N>n, M=m.