Цифроаналоговые преобразователи R-2R
Цифроаналоговый преобразователь с взвешиванием токов прост для понимания принципов работы, однако обладает рядом недостатков. Первый из них — это требование к высокой точности изготовления резисторов. Если разброс тока старшего разряда окажется больше значения тока младшего разряда, то ЦАП не будет выполнять свою функцию.
Второй недостаток связан с влиянием паразитных емкостей схемы. При больших разрядностях ЦАП с взвешиванием токов приходится применять высокоомные резисторы. Это приводит к большому времени заряда и разряда паразитной емкости микросхемы, что ограничивает ее быстродействие.
Ну и, наконец, сами резисторы. Высокоомные резисторы занимают огромную площадь на кристалле микросхемы. Все эти недостатки привели к поиску другого схемотехнического решения цифроаналогового преобразователя. Таким решением стало применение матрицы R-2R. Принцип формирования опорных напряжений матрицей R-2R приведен на рисунке 10.1.
Рисунок 10.1. Матрица резисторов R-2R
В матрице резисторов R-2R формируется ряд напряжений, отличающихся друг от друга ровно в два раза. Рассмотрим этот механизм. В конце резистивной цепочки находятся два резистора с сопротивлением 2R. Эти резисторы одним концом соединены друг с другом, другие концы присоединены к корпусу схемы, то есть резисторы соединены параллельно. В результате их общее сопротивление равно R. При соединении резистора R и параллельного соединения двух резисторов 2R образуется делитель напряжения с коэффициентом деления 2. В результате напряжение на его выходе будет в два раза меньше напряжения на его входе.
Общее сопротивление делителя составляет 2R, так как сопротивления R в нем соединены последовательно. В результате в следующем звене матрицы ситуация повторяется. Снова образуется параллельное соединение двух резисторов 2R и снова образуется делитель напряжения в два раза. Так как напряжения в узлах матрицыR-2R отличаются друг от друга ровно в два раза, то и ток через резисторы 2R будет отличаться ровно в два раза, то есть подчиняться двоичному закону. Если теперь эти токи подавать или не подавать на вход сумматора токов в зависимости от входного двоичного числа, то мы получим цифроаналоговый преобразователь.
Схема подобного цифроаналогового преобразователя с применением матрицы R-2R приведена на рисунке 10.2.
Рисунок 10.2. Принципиальная схема четырехразрядного цифро-аналогового преобразователя R-2R
Раздел 11
Микросхемы цифровой обработки сигналов
Основные блоки цифровой обработки сигналов
Глава 1
Двоичные сумматоры
Построение двоичных сумматоров обычно начинается с сумматора по модулю 2. На рисунке 11.1.1 приведена таблица истинности этого сумматора. Ее можно получить исходя из правил суммирования в двоичной арифметике. Предполагается, что читатель знаком с основами двоичной арифметики. Более подробно операции над двоичными числами будут рассмотрены позднее.
Рисунок 11.1.1 Таблица истинности сумматора по модулю 2
В соответствии с принципами построения произвольной таблицы истинности, рассмотренными в предыдущей главе, получим схему сумматора по модулю 2. Эта схема приведена на рисунке 11.1.2
Рисунок 11.1.2 Принципиальная схема сумматора по модулю 2
Сумматор по модулю 2 (для двоичной арифметики его схема совпадает со схемой исключающего "ИЛИ") изображается на схемах как показано на рисунке 11.1.3
Рисунок 11.1.3 Условно-графическое изображение схемы исключающего "ИЛИ"
Сумматор по модулю 2 выполняет суммирование без учета переноса. В полном двоичном сумматоре требуется учитывать перенос, поэтому требуются схемы, позволяющие формировать перенос в следующий двоичный разряд. Таблица истинности такой схемы, называемой полусумматором, приведена на рисунке 11.1.4
Рисунок 11.1.4 Таблица истинности полусумматора
В соответствии с принципами построения произвольной таблицы истинности получим схему полусумматора. Эта схема приведена на рисунке 11.1.5.
Рисунок 11.1.5. Принципиальная схема, реализующая таблицу истинности полусумматора.
Полусумматор изображается на схемах как показано на рисунке 11.1.6.
Рисунок 11.1.6 Изображение полусумматора на схемах.
Схема полусумматора формирует перенос в следующий разряд, но не может учитывать перенос из предыдущего разряда, поэтому она и называется полусумматором. Таблицу истинности полного двоичного одноразрядного сумматора можно получить из правил суммирования двоичных чисел. Она приведена на рисунке 11.1.7. В обозначении входов использовано следующее правило: в качестве входов использованы одноразрядные числа A и B; перенос обозначен буквой P; для обозначения входа переноса используется буква I (сокращение от английского слова input – вход); для обозначения выхода переноса используется буква O (сокращение от английского слова output – выход).
Рисунок 11.1.7 Таблица истинности полного двоичного одноразрядного сумматора.
В соответствии с принципами построения принципиальной схемы по произвольной таблице истинностиполучим схему полного двоичного одноразрядного сумматора. Эта схема приведена на рисунке 11.1.8 Ее можно минимизировать, но это несколько усложняет принципы построения сумматоров, поэтому вопросы минимизации рассматриваться не будут.
Рисунок 11.1.8 Принципиальная схема, реализующая таблицу истинности полного двоичного одноразрядного сумматора.
Полный двоичный одноразрядный сумматор изображается на схемах как показано на рисунке 11.1.9
Рисунок 11.1.9 Условно-графическое изображение полного двоичного одноразрядного сумматора
Для того чтобы получить многоразрядный сумматор, достаточно соединить входы и выходы переносов соответствующих двоичных разрядов. Схема соединения одноразрядных сумматоров для реализации четырехразрядного сумматора приведена на рисунке 11.1.10
Рисунок 11.1.10 Принципиальная схема многоразрядного двоичного сумматора
Одноразрядные сумматоры практически никогда не использовались, так как почти сразу же были выпущены микросхемы многоразрядных сумматоров. Полный двоичный четырехразрядный сумматор изображается на схемах как показано на рисунке 11.1.11
Рисунок 11.1.11 Условно-графическое изображение полного двоичного многоразрядного сумматора
Естественно, в приведенной на рисунке 11.1.10 схеме рассматриваются только принципы работы двоичных сумматоров. В реальных схемах никогда не допускают последовательного распространения переноса через все разряды многоразрядного сумматора. Для увеличения скорости работы двоичного сумматора применяется отдельная схема формирования переносов для каждого двоичного разряда. Таблицу истинности для такой схемы легко получить из алгоритма суммирования двоичных чисел, а затем применить хорошо известные нам принципы построения цифровой схемы по произвольной таблице истинности.
На этом пока закончим рассмотрение принципов работы сумматора, более сложные операции будут рассмотрены позднее, а пока для дальнейшего понимания работы операционного блока процессора необходимо научиться переключать двоичные числа на входах и выходе сумматора. Это позволяют сделать мультиплексоры и демультиплексоры, основной частью которых является дешифратор, поэтому следующим устройством, которое мы рассмотрим, будет декодер. Дешифратор является частным случаем декодер
Глава 2
Умножители
Умножение в двоичном виде производится подобно умножению в десятичной системе счисления. Как мы это помним из школьного курса, легче всего осуществлять умножение в столбик. При этом потребуется перемножить каждый разряд множимого на соответствующий разряд множителя, а затем просуммировать полученные частные произведения.
Рассмотрим в качестве примера умножение двух четырёхразрядных двоичных чисел. Пусть требуется умножить число 10112 (1110) на число 11012 (1310). Мы в результате умножения ожидаем получить число 100011112(14310). Выполним операцию умножения в столбик, как это показано на рисунке 11.12
Рисунок 11.1.12 Выполнение операции умножения в столбик
Для формирования произведения требуется вычислить четыре частичных произведения. Обратите внимание, что в двоичной арифметике требуется выполнять умножение только на числа 0 и 1. Это означает, что нужно либо суммировать множимое к сумме остальных частичных произведений, либо нет. Таким образом, для формирования частичного произведения можно воспользоваться логическими элементами "2И".
Для формирования частичного произведения, кроме операции умножения на один разряд, требуется осуществлять его сдвиг влево на число разрядов, соответствующее весу разряда множителя. Сдвиг можно осуществить простым соединением соответствующих разрядов частичных произведений к необходимым разрядам двоичного сумматора.
Для того чтобы принципиальная схема умножителя была похожа на алгоритм двоичного умножения, приведённый на рисунке 11.1.12, используем условно-графические изображения микросхем, где входы расположены сверху, а выходы снизу. В полном соответствии с алгоритмом умножения в столбик нам потребуются тричетырёхразрядных сумматора.
Принципиальная схема умножителя, реализующая алгоритм двоичного умножения в столбик, приведена на рисунке 11.1.13. Формирование частичных произведений в этой схеме осуществляют микросхемы D1, D3, D5, D7. В этих микросхемах содержится сразу четыре логических элемента "2И".
Сумматор, выполненный на микросхеме D6, суммирует первое и второе частные произведения. При этом младший разряд первого частного произведения не нуждается в суммировании (см. рисунок 11.1.12). Поэтому он подаётся на выход умножителя непосредственно (разряд M0). Второе частное произведение должно быть сдвинуто на один разряд. Это осуществляется тем, что младший разряд выходного числа сумматора D6 соединяется со вторым разрядом произведения (M1). Но тогда первое частное произведение необходимо сдвинуть на один разряд по отношению ко второму частному произведению! Это выполняется тем, что младший разряд группы входов A соединяется с первым разрядом частного произведения, первый разряд группы входов A соединяется со вторым разрядом частного произведения, и т.д. Однако старший разряд группы входов A не с чем соединять! Вспомним, что если добавить к числу слева ноль, то значение числа не изменится, поэтому мы можем этот разряд соединить с общим проводом схемы.
Точно таким же образом осуществляется суммирование третьего и четвёртого частного произведения. Это суммирование выполняют микросхемы D4 и D2 соответственно. Отличие заключается только в том, что здесь не нужно задумываться о старшем разряде предыдущей суммы, ведь предыдущая микросхема сумматора формирует сигнал переноса.
Рисунок 11.1.13 Схема матричного умножителя 4*4
Если внимательно посмотреть на схему умножителя, то можно увидеть, что она образует матрицу, сформированную проводниками, по которым передаются разряды числа A и числа B. В точках пересечения этих проводников находятся логические элементы “2И”. Именно по этой причине умножители, реализованные по данной схеме, получили название матричных умножителей.
Скорость работы схемы, приведенной на рисунке 11.1.13, определяется максимальным временем распространения сигнала. Это цепь D7, D6, D4, D2. Время работы схемы можно сократить, если сумматоры располагать не последовательно друг за другом, как это предполагается алгоритмом, приведенным на рис. 11.1.12, а суммировать частичные произведения попарно, затем суммировать пары частичных произведений и т.д. В этом случае время выполнения операции умножения значительно сократится.
Особенно заметен выигрыш в быстродействии при построении многоразрядных умножителей, однако ничего не бывает бесплатно. В обмен на быстродействие придётся заплатить увеличением разрядности сумматоров, а значит сложностью схемы. Если сумматоры частных произведений останутся той же разрядности, что и ранее, то разрядность сумматоров пар частичных произведений должна быть увеличена на единицу. Разрядность сумматоров четвёрок частичных произведений будет на два разряда больше разрядности сумматоров частичных произведений и т.д.
Глава 3