Синхронизация в цифровых устройствах.

Важным признаком системы синхронизации является фазность, которая определяется числом синхроимпульсов в одном периоде синхронизации (иначе говоря, числом импульсных последовательностей, используемых для синхронизации устройства). Фазность зависит от типа триггеров, применяемых в устройстве, способа обмена между функциональными узлами, требований к быстродействию и аппаратной сложности устройства. Тактовыми импульсами обычно требуется обеспечить большое число элементов памяти. Обычно тактовые импульсы задаются одним генератором, а используются иногда тысячами и более элементов памяти. Попытка применить мощный генератор с разводкой от него синхросигналов по всем элементам памяти для сложных устройств оказывается, как правило, неудачной, в первую очередь из-за помех, вызываемых сильноточными цепями синхронизации. Типовое решение – размножение тактовых импульсов с помощью разветвляющейся пирамидальной схемы, число ярусов которой зависит от числа тактируемых элементов памяти и коэффициентов разветвления задающего генератора и буферных каскадов БК. В каждом БК фронты импульсов задерживаются, причем из-за разброса задержек неодинаково. Если задержки обоих фронтов в БК идентичны, то при прохождении БК длительность импульса не изменится, и сигналы разных выходов будут различаться лишь смещением во времени, причем максимальный сдвиг между сигналами произвольных выходов , где m – число ярусов в схеме; – разброс задержек БК. Временные сдвиги между синхроимпульсами, подаваемыми на различные ЭП, приводят к эффектам, равноценным сокращению одних интервалов и удлинению других. Для компенсации сокращений интервалов приходится увеличивать расчетное значение соответствующего интервала на входе схемы размножения, т. е. на выходе генератора. При этом увеличивается период синхроимпульсов и снижается быстродействие устройства. В связи с этим минимизации сдвигов уделяют большое внимание. Систему синхронизации иногда выполняют на специальных элементах повышенного быстродействия, применяют ограничение обменов данными между элементами, синхронизируемыми отдаленными выходами схемы размножения, тщательно подбирают длины соединительных проводников или вводят специальные задержки для выравнивания синхроимпульсов. Проблема расфазирования тактовых импульсов в различных точках схемы для быстродействующих устройств настолько остра, что современные БИС/СБИС зачастую снабжаются специальными схемами коррекции временного положения синхросигналов, причем на одном кристалле могут быть установлены несколько таких схем, называемых в английской терминологии Phase Locked Loops (PLLs). Такие схемы (рис. 32) содержат фазовый компаратор ФК, генератор, управляемый напряжением ГУН (VCO, Volt-Controlled Oscillator), с выхода которого берутся скорректированные синхроимпульсы, и цепь обратной связи, в которую могут быть включены не только элементы задержки, но и делители частоты ДЧ. При этом на PLL могут возлагаться две функции – коррекция фазовых сдвигов синхросигналов (Clock Skew), осуществляемая замкнутым контуром с элементом задержки в обратной связи (функция Clock Lock), и получение удвоенной частоты синхросигналов при введении в цепь обратной связи делителя частоты ДЧ (функция Clock Boost). Удвоение внутренней частоты работы устройств относительно внешней частоты передачи данных часто используется в микропроцессорах и СБИС программируемой логики высокой сложности. Благодаря введению схем PLL, удается снижать расфазирование тактовых сигналов системы до очень малых значений.

Различают следующие системы синхронизации:

· однофазную;

· двухфазную;

· многофазную.

Однофазная синхронизация использует минимальное число синхропоследовательностей и обеспечивает высокое быстродействие. В то же время ее применение сопровождается специфическими проблемами.

При однофазной синхронизации на все элементы памяти подаются одни и те же синхроимпульсы. Если бы устройство строилось на безинерционных элементах, то однофазная синхронизация была бы невозможна, так как в момент подачи синхроимпульса, т. е. команды на прием данных, эти данные исчезли бы. Это произошло бы потому, что при подаче синхроимпульса один и тот же элемент памяти должен одновременно принимать данные от предыдущего и снабжать данными последующий, что невозможно в безынерционной цепи, если только элементы памяти не обеспечивают за счет своей структуры присутствия в них одновременно «старой» и «новой» информации (это возможно в двухступенчатых триггерах).

Реальные элементы всегда инерционны, поэтому принципиальная возможность однофазной синхронизации появляется даже для систем с одноступенчатыми триггерами, но условия работоспособности могут оказаться
трудновыполнимыми.

На практике однофазная синхронизация чаще всего применяется в схемах с триггерами, имеющими динамическое управление, или с двухступенчатыми триггерами. При использовании триггеров с динамическим управлением (рис. 33) информация принимается по фронту синхроимпульса, а чувствительность триггера к информационным сигналам сохраняется лишь в малом интервале времени в окрестности фронта (в течение времени выдержки ). Триггеры должны потерять чувствительность к изменениям информационных сигналов, прежде чем до их входов по кратчайшему пути может дойти такое изменение. Если это не обеспечивается, возможен сбой. В системах однофазной синхронизации с двухступенчатыми триггерами высокий уровень синхросигнала открывает входные ступени триггеров, оставляя неизменными их выходные сигналы. При этом данные с предыдущих каскадов записываются во входные ступени следующих. Такую запись можно вести в течение необходимого времени без каких-либо опасностей временных состязаний сигналов. Переход синхросигнала на низкий уровень переносит состояния входных ступеней в выходные, изменяет тем самым переменные на входе КЦ, которые вырабатывают новые сигналы для триггеров следующего каскада. Этот процесс также можно вести достаточно длительное время без каких-либо опасений, поскольку входные ступени всех триггеров закрыты. Очередной переход синхросигнала на высокий уровень вновь запишет информацию во входные ступени триггеров и т. д. При правильном выборе параметров синхросигналов временные состязания сигналов в системе с двухступенчатыми триггерами вообще отсутствуют, работоспособность ее обеспечивается при сколь угодно малых минимальных задержках. Двухфазная синхронизация характеризуется использованием двух последовательностей синхроимпульсов (рис. 34, а), сдвинутых во времени друг относительно друга. Интервал между импульсами обеих последовательностей отводится для работы комбинационных цепей. Соседние каскады получают разноименные серии синхроимпульсов. При возбуждении фазы С2 данные с триггеров фазы С1 через соответствующие КЦ передаются на триггеры фазы С2. При возбуждении фазы С1 триггеры этой фазы через КЦ принимают данные от триггеров фазы С2. Поочередное возбуждение фаз обеспечивает передачу данных по тракту их обработки без каких-либо временных состязаний, так как выдача данных производится триггерами, не изменяющими своих состояний в данной фазе, а прием данных осуществляется после завершения переходных процессов в КЦ.

Достоинством двухфазной системы является возможность применения простых одноступенчатых триггеров с управлением уровнем. В то же время наличие двух фаз синхроимпульсов усложняет схему устройства.

Многофазная синхронизация характеризуется использованием более чем двух серий синхроимпульсов и применяется для увеличения быстродействия систем путем организации работы их частей с разной скоростью. Это осуществляется разбиением периода основной частоты на части и использованием в отдельных блоках системы более высокочастотных синхросигналов. Для узлов и устройств применение многофазной системы синхронизации не характерно.

16.Структура процессора

Структура процессора станет совершенно понятной, если задуматься над тем, какие операции ему предстоит выполнять при обработке машинной команды.

• Извлечение команды — процессор считывает команду изпамяти.

• Интерпретация команды — процессор расшифровывает команду иопре­деляет, какие операции ему предстоит выполнить.

• Извлечение данных — длявыполнения команды может потребоваться про­честь данные из памяти или из модуля ввода-вывода.

• Обработка данных — выполнение команды может потребовать преобразо­вания данных, т.е. выполнения над ними определенных арифметических илилогических операций.

• Запись данных — если в процессе выполнения команды данные были из­менены, результат необходимо где-то зафиксировать. В частности, результат может быть записан в память или передан в модуль ввода-вывода.

Чтобы выполнить перечисленные операции, процессору требуются опреде­ленные средства временного хранения информации. Ему нужно помнить, где на­ходится выполняемая команда, и тогда можно будет определить, откуда выбрать следующую. Ему нужно хранить коды команд и данных во время их обработки. Другими словами, процессор нуждается в собственной внутренней памяти.

На рис. 11.1 представлена упрощенная структурная схема процессора, на кото­рой видно, как он взаимодействует с остальными компонентами компьютера через системную магистраль. Аналогичный интерфейс, как было описано в главе 3, долж­ны иметь все взаимодействующие компоненты компьютера. Читатель должен при­помнить, что главными структурными компонентами процессора являются арифме­тическое и логическое устройство (АЛУ) и устройство (или узел) управления (УУ). На АЛУ возлагаются собственно вычисления, т.е. преобразование информации, а УУ управляет как потоком данных и команд, поступающих в процессор и выходящих из него, так и порядком выполнения операций в АЛУ. Кроме того, на этой схеме показана и внутренняя память процессора — набор регистров.

Более детальная схема процессора представлена на рис. 11.2. На ней обозначены пути передачи данных и сигналов управления, включая и структурный компонент, обозначенный как внутренняя магистраль ЦП. По этой магистрали данные пере­даются между регистрами и АЛУ, поскольку АЛУ может оперировать только с данными, хранящимися в регистрах. На этой же схеме показана и типовая структура АЛУ. Обратите внимание на определенную схожесть структуры компьютера в целом и одного из его компонентов — центрального процессора. В обеих схемах несколько основных компонентов связываются между собой через магистраль.

Рис. 11.1. Укрупненная структурная схема процессора

Рис. 11.2, Внутренняя структура процессора