Лектор - доцент кафедры 22 Смирнов В.Г.

Лектор - доцент кафедры 22 Смирнов В.Г.

Год.

Это не учебник и не лекции.

Это только конспект.

Цифровые устройства

Параметры логических элементов

1. Коэффициент объединения по входу — количество входов логического элемента, обеспечивающих выполнение заданной функции.

2. Коэффициент разветвления по выходу (нагрузочная способность логического элемента). Под нагрузочной способностью понимается количество входов однотипных логических элементов, подключаемых к выходу данного логического элемента без потери его работоспособности.

3. Характеристика быстродействия логического элемента:

·

0,1

время задержки срабатывания логического элемента, при переходе из состояния логического нуля (0) в состояние логической единицы (1):

1,0

t_{з ср};

· t_{з ср} — время задержки срабатывания логического элемента, при переходе из состояния логической единицы (1) в состояние логического нуля (0);

·

t0,1+t1,0

среднее время задержки срабатывания:

t_{ср.з ср}=

4. Напряжение высокого логического уровня или логической единицы, а также напряжение низкого логического уровня или уровня логического нуля.

Примечание: если напряжение высокого логического уровня больше напряжения низкого логического уровня, то речь идет о позитивной логике, в противном случае — о негативной логике.

5. Пороговое напряжение высокого логического уровня — это минимально возможное напряжение, при котором логический элемент сохраняет работоспособность, воспринимая или воссоздавая информацию как логическую единицу. Различают пороговое напряжение высокого логического уровня по входу и выходу элементов.

Пороговое напряжение низкого логического уровня — это максимально возможное напряжение, при котором логический элемент сохраняет свою работоспособность, воспринимая или воссоздавая информацию как логический ноль. Различают пороговое напряжение низкого логического уровня по входу и выходу элементов.

6. Входные и выходные токивысокого и низкого логических уровней.

7. Энергопотребление — максимальная мощность, рассеиваемая логическим элементом.

Энергия переключения для энергоэкономичных быстродействующих логических элементов.

Примечание: платой за быстродействие является энергопотребление.

8. Помехоустойчивость логических элементов. Различают два вида помехоустойчивости: статическую и динамическую.

· Статическая помехоустойчивость по высокому логическому уровню

оценивается разностью U¹ и U¹_вх.пор.

· Статическая помехоустойчивость по низкому логическому уровню

оценивается разностью U⁰_вх.пор и U⁰.

· Динамическая помехоустойчивость — это функция, связанная с временем действия помехи, и если время действия помехи меньше среднего времени задержки срабатывания (t_{действ.пом}<t_ср.з.ср), то эффективное значение помехи существенно выше значения величины статической помехоустойчивости.

Диаграмма сравнения ТТЛ и КМОП логических элементов представлена ниже.

Вход

ТТЛ

Выход

Вход

КМОП

Выход

+5 В

Еп

0,9Еп

+4 В

+2,4 В

0,5Еп

0,6 В

0,3 В

0,1Еп

Рис. 1. 4. Диаграмма сравнения ТТЛ и КМОП логических элементов

Элементарные логические функции

Алгебра логики (булева алгебра)

· Первый закон обычной алгебры.

Коммутативный (переместительный) закон:

Х₁+Х₂=Х₂+Х₁;

Х₁^.Х₂=Х₂^.Х₁.

· Второй закон обычной алгебры.

Ассоциативный (сочетательный) закон:

Х₁+(Х₂+Х₃)= (Х₁+Х₂)+Х₃;

Х₁^.(Х₂^.Х₃) = (Х₁^.Х₂)^.Х₃.

· Третий закон булевой алгебры.

Дистрибутивный (распределительный) закон:

(Х₁+Х₂)^.(Х₁+Х₂)= Х₁+Х₂^.Х₃.

Аксиомы формальной логики

1. Х₁+Х₁=1;

2. Х₁^.Х₁=0;

3. Х₂+Х₂^.Х₃=Х₂(1+Х₃)= Х₂.

Правила формальной логики

· Правило склеивания:

Х₁(Х₁+ Х₂)=Х₁;

· Правило повторения:

Х₁^.Х₁=Х₁ Х₁+Х₁=Х₁;

· Правило отрицания:

Х₁+Х₁=1;

· Аксиома двойного отрицания:

(Х₁)=Х₁;

· Операции с постоянными:

Х₁^.1 = Х₁;

Х₁+1= 1;

0 = 1;

Х₁^.0 = 0;

Х₁+0 = Х₁;

1= 0

Теорема Де Моргана

1. Х₁+Х₂=Х₁^.Х₂;

2. Х₁^.Х₂= Х₁+Х₂;

3. Х₁+Х₂+Х₃=Х₁^.Х₂^.Х₃.

Таблица всевозможных функций двух переменных

х1

х2

у0

у1

у2

у3

у4

у5

у6

у7

у8

у9

у10

у11

у12

у13

у14

у15

у₁₄ — логическое сложение;

у₈ — логическое умножение;

инверсии нет;

у₇ — логическая функция И-НЕ (штрих Шефера);

у₁ — логическая функция ИЛИ-НЕ (стрелка Пирса);

у₉ — операция эквивалентности (исключающее ИЛИ-НЕ);

у₆ — операция неэквивалентности (исключающее ИЛИ; полусумматор по модулю 2).

В этой таблице представлены производные от основных логических функций.

Реализация функции эквивалентности в базисе И-ИЛИ-НЕ.

Таблица истинности такого логического элемента:

х1	x2	y

Реализация функции неэквивалентности в базисе И-ИЛИ-НЕ.

Таблица истинности такого логического элемента:

х1	x2	y

Способ первый.

1. Таблица истинности нашего логического элемента должна иметь следующий вид:

1 у.е.	2 у.е.	5у.е.	итог
х1	Х2	х3	у
				*А	Для каждого удовлетворительного результата выписывается конъюнкция трех переменных
				*В
				*С
				*D
				*Е

2. Выписываем эти конъюнкции:

х₁х₂х₃ = А;

х₁х₂х₃ = В;

х₁х₂х₃ = С;

х₁х₂х₃ = D;

х₁х₂х₃ = Е.

3. Выполняем минимизацию:

у = х₁х₂х₃ + х₁х₂х₃ + х₁х₂х₃ + х₁х₂х₃ + х₁х₂х₃ = (х₁х₂х₃ + х₁х₂х₃) + (х₁х₂х₃ + х₁х₂х₃) + х₁х₂х₃ =

= х₁х₂ + х₁х₃ + х₁х₂х₃ + х₁х₂х₃ = х₁х₂ + х₁х₃ + х₂х₃ = х₁х₂ + х₁х₂х₃ + х₁х₂х₃ =

= х₁х₂ + х₃(х₁х₂ + х₁х₂) = х₁х₂ + х₃ .

Способ второй.

Минимизация логических функций с помощью карты Карно.

Примечание: аналогично производится минимизация логических функций с помощью диаграмм Вейча.

Карта Карно — это исходная таблица алгоритма работы цифрового устройства, в которой половина входных переменных размещается по горизонтали, а половина — по вертикали. Поле карты Карно при четном количестве переменных представляет собой квадрат, при нечетном — прямоугольник. При размещении входных переменных от строки к строке и от столбца к столбцу изменяется только одна переменная. В образовавшиеся клетки поля карты Карно заносятся выходные значения функции, расположенные рядом по вертикали или горизонтали. Единичные значения выходных функций объединяются с тем, чтобы их количество в объединении было равно 2ⁿ, где n=1,2,3,… В заключении выписываются в качестве конъюнкций СДНФ координаты полученных объединений.

Таким образом, для нашего примера карта Карно будет иметь следующий вид:

	А = х3 + В = х1х2 . у = х3+х1х2

х3\х1х2
0
	А	В

Карту Карно и по горизонтали, и по вертикали можно свернуть в цилиндр, продолжив в соответствующем направлении перебор входных переменных.

Комбинационные устройства

К комбинационным устройствам относятся ЦУ, для которых состояние выходов однозначно определяется состоянием входов.

Пример: преобразователь кодов.

х0

х1

х2

х3

х4

х5

х6

х7

х8

х9

у0

у1

у2

у3

Таблица истинности преобразователя десятичного кода в двоично-десятичный с весами разрядов 1,2,4,8.

Табличный алгоритм работы комбинационного устройства принято называть таблицей истинности.

Шифраторы и дешифраторы

Шифратором принято называть комбинационное устройство, имеющее в общем случае 2ⁿ входов и n выходов. Обозначение на электрических принципиальных схемах:

CD

Дешифратором называется комбинационное устройство, имеющее, как правило, n входов и 2ⁿ выходов Обозначение на электрических принципиальных схемах:

DС

Пример: синтезируем устройство, управляющее сегментом G в семисегментном индикаторе, предназначенном для индикации цифр десятичной систем счисления

A
F		B
E	G	C
D

Рис. 1.7Семисегментный индикатор

Таблица истинности такого устройства (двоичный код с весами разрядов 1,2,4,8):

х0	х1	х2	х3	y

Составляем карту Карно:

Выписываем решения A= х3 B= х2х1 C= х0х1 D= х2х1 х2х3\х0х1
00
10
	´	´	´	´
01			´	´
	А	В	С	D

Таким образом, наше решение принимает вид: G= х₃+х₂х₁+х₀х₁+х₂х₁.

Рис. 1.8Схема электрическая принципиальная разработанного нами шифратора построена на элементах, имеющихся в макете лабораторной установки

Цифровой компаратор

Компарирование — это операция сравнения. Компаратор, как правило, имеет три выхода:

1. Операнд а равен операнду b;

2. Операнд а больше операнда b;

3. Операнд а меньше операнда b.

Пример: рассмотрим компаратор двух двухразрядных чисел с весами разрядов 1,2.

1. Составляем таблицу истинности нашего устройства:

a0	a1	b0	b1	A=B	A>B	A<B

2. Затем составляем карты Карно для трех вариантов исхода сравнения:

A>B

A<B

A=B

b0b1\a0a1

b0b1\a0a1

b0b1\a0a1

Рассмотрим случай, когда A>B, решение для него примет следующий вид:

А= a₁b₁;

B= a₀b₀b₁;

C= a₀a₁b₁.

3. Схема компаратора A>B двух двухразрядных представлена на рис.1.10:

Рис. 1.10 Схема компаратора A>B двух двухразрядных чисел

Обозначение компаратора на схеме:

	a0	=	A=B
	a1	A>B
	b0	A<B
	b1

Существует два способа создания комбинационных устройств из нескольких логических элементов: пирамидальная структура и параллельное соединение.

Триггеры

Триггером называют логическое устройство с двумя устойчивыми состояниями, и, поскольку устойчивых состояний два, то триггер — это классический бистабильный элемент.

· R-S триггер (Reset-Set)

Таблица состояний R-S триггера:

Rn	Sn	Qnm	Qnm
0		Qn	Qn
		-	-

Обозначение на электрических принципиальных схемах:

Реализация R-S триггера в базисе лабораторного макета представлена на рис. 1.13.

Таблица состояний R-S триггера

An	Bn	Cn+1	Dn+1
		-	-
		Cn	Dn

Рис. 1.13R-S триггер

· Триггер типа D (Deleay)

Обозначение на электрических принципиальных схемах:

Таблица состояний триггера типа D

Dn	Cn	Qn+1	Qn+1
0		Qn	Qn
1		Qn	Qn

здесь С — вход синхронизации: на него подается импульсная последовательность определяющая сетку дискретного времени:

при С = 1, на выход идет сигнал со входа D.

Реализация синхронного D-триггера в базисе макета представлена на рис. 1.14

Таблица состояний синхронного

D-триггера:

An	Bn	Cn+1	Dn+1
		Cn	Dn
		Cn	Dn

Рис. 1.14Схема синхронного D-триггера

· Асинхронный D-триггер реализуется либо на внешней трехтриггерной схеме,

либо по схеме М-С ('мастер-слуга' — master-slave). Обратная связь в асинхронном D-триггере превращает его в T-триггер (time).

· Т-триггер:

Q_n+1 = Т Q_n+ Т Q_n

Обозначение на электрических принципиальных схемах:

T
						t
Q
						t
n	n+1	n+2	n+3	n+4	n+5

Рис. 1.15Временная диаграмма состояний входа и выхода Т-триггера

Т-триггер — логическое устройство с двумя устойчивыми состояниями, изменяющее свое состояние на противоположное всякий раз, когда на входе триггера появляется соответствующий активизирующий уровень.

Т-триггер — это счетный триггер, на котором могут быть реализованы различные виды счетчиков.

· J-K-триггер

Всякий раз изменяет свое состояние на противоположное, когда на входах J и K одновременно появляется активизирующий уровень, в остальных случаях вход J эквивалентен входу R, а вход K — входу S в R-S-триггере.

Обозначение на электрических принципиальных схемах:

Таблица состояний J-K-триггера выглядит следующим образом:

Jn	Kn	Qn+1	Qn+1
		Cn	Dn
		Cn	Dn

Здесь входы R и S входы начальной установки (приоритетные входы), J_1-3 и K_1-3 — трехвходовые элементы И (&), С — вход синхронизации, V — вход включения (выключения) элемента.

Счетчики

Характеризуется в основном двумя параметрами:

1. Число пересчета (число устойчивых состояний счетчика):

К_{сч max} = 2ⁿ;

2. Время установления счетчика — это интервал времени, за который все разряды принимают требуемые устойчивые состояния.

Классификация счетчиков.

Счетчики бывают прямого счета (суммирующие), обратного счета (вычитающие) и с управлением направления отсчета (реверсивные). По структурной классификации счетчики делятся на счетчики последовательного счета, параллельные счетчики и параллельно-последовательные.

· Последовательные счетчики.

Схема счетчика прямого счета (суммирующего) представлена на рис. 3.10

Рис. 1.16 Схема счетчика прямого счета, построенного на Т-триггерах

Граф состояний последовательного счетчика:

Твх

Твх

А

А

В

В

С

С

восемь устойчивых состояний счетчика

Осуществление межразрядной коммутации в реверсивном счетчике последовательного счета представлено на рис. 1.17

Рис. 1.17 Реализация межразрядной коммутации в реверсивном счетчике последовательного счета

Таймер — это устройство обратного счета, секундомер — прямого счета.

· Счетчики с требуемым коэффициентом пересчета.

Рассмотрим счетчик суточного пересчета часов. Сначала обратимся к формальному правилу коэффициента пересчета:

k_сатр<2ⁿ, где n=6;

используем двоично-десятичный код:

0000 00 — 64 состояния, из которых 40 оказываются лишними.

^{единицы десятки}

0000 10

1248 12 — веса разрядов

tуст max

Таблица состояний счетчика суточного пересчета часов

t00

t10

t20

t30

t40

t50

t60

t70

t80

t90

t01

t11

t21

t31

t41

t51

t61

t71

t81

t91

t02

t12

t22

t32

Q00

Q10

Q20

Q30

Q01

Q02

В этой таблице отсутствуют 40 лишних состояний.

Рис. 1.18Схема счетчика суточного пересчета часов

Пояснения к схеме:

Четырехвходовой элемент Ина схеме обеспечивает дешифрацию первого лишнего состояния счетчика: 0101 из первой и второй групп лишних состояний. В результате чего тетрада устанавливается в состояние 0000, исключая тем самым первые две группы лишних состояний. Шестивходовой элемент И обеспечивает дешифрацию первого лишнего состояния из третьей группы кодов: 0010 01 (24 часа) и через элемент ИЛИ устанавливает весь счетчик в состояние 0000 00, исключая тем самым третью группу лишних состояний.

Примечание: поскольку в схеме присутствует декадный счетчик, то его работу необходимо рассмотреть отдельно.

Время установления последовательного счетчика (Т_уст):

Т_уст = n ^. t_уст,

где n — число разрядов, а t_уст — время установления одного разряда.

Существенное время установления последовательного счетчика ограничивает сферу их применения. Альтернативой служит параллельный счетчик.

Параллельный счетчик (счетчик со сквозным переносом)

Рис. 1.19 Схема параллельного счетчика

Реализация параллельного счетчика высокой разрядности строится по параллельно-последовательной схеме: например, четырехразрядный параллельный счетчик последовательно соединен с четырехразрядным последовательным.

Регистры

Регистры делятся на параллельные, последовательные и параллельно-последовательные.

Типовой ячейкой параллельного регистра является R-S-триггер.по виду загрузки информации различают однофазный способ записи информации, когда используется один из установочных входов ячейки и парафазный способ записи информации, когда используются оба установочных входа с прямым и инверсным представлением информации, записываемой в данный разряд регистра.

Параллельные регистры предназначены для записи, хранения и считывания информации форме параллельного двоичного входа. Число разрядов параллельного регистра равно числу разрядов информационного слова, с соответствующим поразрядным расположением регистра.

Последовательные регистры предназначены для записи, хранения, преобразования и считывания информации в форме двоичного кода, в частности, последовательный регистр обеспечивает преобразование унитарного двоичного кода в параллельный, при сдвиге в последовательном регистре двоичного числа на один разряд вправо, если младший разряд слева, и оно увеличивается вдвое, при сдвиге влево — уменьшается вдвое (еще одна форма преобразования в последовательном регистре). Основным видом ячейки последовательного регистра является D-триггер.

Пример: рассмотрим четырехразрядный последовательный регистр, схема которого приведена ниже.

Рис. 1.20 Схема последовательного четырехразрядного регистра со сдвигом вправо

Для сдвига влево необходимо выход B сделать входом на (?).

Используя двухвходовой мультиплексор, можно сделать перекоммутацию межразрядных связей, в результате чего регистр станет осуществлять сдвиг как вправо, так и влево, если при этом использовать установочные входы разрядов регистра, то такой регистр становится параллельно-последовательным или универсальным.

Таблица состояний регистра имеет следующий вид:

Уст."0"	Такт	"D"	A	B	C	E

Дискретизация времени осуществляется по вертикали.

Используя регистр сдвига и сумматор можно реализовать генератор псевдослучайной импульсной последовательности или датчик случайных чисел.

Умножение. Деление

При умножении двоичных чисел знак произведение определяется логической операцией "исключающее или", а модуль произведения формируется в результате сложения частных произведения, каждая частная произведения есть результат логического умножения первого сомножителя на соответствующий разряд второго сомножителя с учетом его веса.

При делении двоичных чисел знак частного определяется логической операцией "исключающее или". Для определения мод